RISC-V 工具列表

— 林利集团关于人工智能推理多样化硬件策略的白皮书。

— 一篇关于将敏捷硬件开发方法论应用于 RISC-V 的 IEEE 论文。

一篇关于 RISC-V 高性能 Ara 向量单元的研究论文，发表于 ArXiv。

加州大学伯克利分校关于第二代 BOOM 处理器的技术报告。

一篇描述 BRISC-V 设计空间探索框架的 ArXiv 论文。

— 一篇 IEEE 论文，介绍了专为神经网络运算量身定制的指令集架构（ISA）。

一篇IEEE论文，介绍了Chipyard SoC开发框架。

一篇关于使用 Chipyard 进行敏捷 SoC 构建的 IEEE Micro 文章。

— 一篇关于用于CNN推理的RISC-V定制处理器扩展的IEEE论文。

安德鲁·沃特曼（Andrew Waterman）关于 RISC-V 指令集架构（ISA）设计理念的博士论文。

— 关于具有深远影响的 DianNao 神经网络加速器的 ASPLOS 2014 会议论文。

—ASPLOS 2020会议论文，探讨利用FPGA仿真进行协同-设计分析的论文。

— ISCA 2018会议论文，介绍了FireSim FPGA仿真平台。

ArXiv论文，探讨在粒子物理处理管道中利用FPGA进行机器学习推理。

一篇关于 GAP-8 多核 RISC-V SoC 用于边缘 AI 推理的 IEEE 论文。

— 关于与 Rocket/BOOM RISC-V 生态系统集成的 Gemmini 心律阵列生成器的论文。

发表于 Interspeech 2013 会议的论文，探讨了面向移动设备的协同设计语音识别（ASR）加速方案。

一篇关于具有片上映射功能的全流水线FPGA卷积神经网络（CNN）加速器的IEEE论文。

介绍减少CNN推理中计算量技术的研究论文。

CARRV 2019 会议论文，探讨在 Hwacha RISC-V 向量单元上实现嵌套并行 PageRank。

LCTES 2017 会议论文，探讨 RISC-V 的硬件级实时操作系统（RTOS）实例化。

— 一篇关于 RISC-V 乱序 FPU 协处理器设计的 IEEE 论文。

发表于CCS 2013的论文，探讨了安全处理器中PHANTOM无知计算系统。

一篇关于 RISC-V 向量工作负载细粒度功耗管理的 IEEE 论文。

关于在 PULP RISC-V 平台上加速量化神经网络的 ArXiv 论文。

一篇关于 RISC-V 流水线数据格式转换协处理器的 IEEE 论文。

— 提出了一种针对CNN工作负载进行优化的RISC-V指令集架构（ISA）扩展的论文。

一篇 IEEE 论文，对比了嵌入式 RISC-V SoC 中暂存器内存与缓存内存的性能。

— 一篇IEEE论文，介绍了来自印度理工学院马德拉斯分校的Shakti系列开源RISC-V处理器。

— 一篇关于 Shakti RISC-V 架构容错扩展的 IEEE 论文。

— 法国国家信息与自动化研究所（INRIA）发表的论文，介绍了基于RISC-V构建的Simty SIMT处理器。

— 一篇关于将 SIMT 执行语义推广至 RISC-V 的研讨会论文。

CARRV 2020 会议论文，探讨第三代 BOOM 乱序 RISC-V 内核。

基于 Chisel 的设计流程中使用的 FIRRTL 中间表示形式的形式化规范。

加州大学伯克利分校的技术报告，介绍了第一代 BOOM 处理器。

一篇论文，论证RISC-V可作为航天级处理器设计中可行的指令集架构（ISA）。

加州大学伯克利分校发布的原始技术报告，定义了 RISC-V 基础指令集。

— 加州大学伯克利分校关于可参数化 Rocket Chip SoC 生成器的技术报告。

— 发表于NDSS 2019的论文，探讨了基于标签的内存隔离技术在RISC-V安全隔离区中的应用。

探讨 RISC-V 软件仿真微优化技术的论文。

一篇关于特定领域神经网络加速的IEEE论文。

— 一篇关于资源高效神经网络推理的算法级调优的 ArXiv 论文。

— CARRV 2019 会议论文，探讨利用 FireSim 构建端到端 RISC-V 研究工作流。

可视化计算机体系结构仿真器和汇编代码编辑器。

Antmicro 的开源仿真框架，对 RISC-V 支持出色；非常适合嵌入式和多核原型设计。

gem5 计算机系统架构仿真器；在学术界广泛用于 RISC-V 微架构研究。

RISC-V 汇编器和运行时仿真器。

屡获殊荣的 HDL 项目包管理器和构建工具集。

易于使用、可扩展且支持FPGA加速的周期精确硬件仿真工具。

Esperanto Technology 的 RISC-V 参考模型。

专为 RISC-V 构建的基于 Web 的图形化流水线数据路径仿真环境。

与 NVIDIA 深度学习加速器 (NVDLA) 集成的全系统仿真器。

GreenWaves Technologies公司开发的GAP8 RISC-V多核物联网应用处理器的SDK。

Imperas 指令集模拟器，作为 RISC-V 规范的免费参考模型。

OpenHW Group 的 RISC-V 虚拟机。

印度理工学院马德拉斯分校（IIT Madras）开发的 Shakti RISC-V 处理器系列软件开发工具包。

RISC-V 指令集模拟器。

基于浏览器的 RISC-V 模拟器，用于学习计算机组织，可在汇编代码执行时实时显示寄存器和内存的变化。

适用于 RISC-V 和 x86 架构的系统仿真器。

基于浏览器的 RV32 汇编器和运行时模拟器，用于加州大学伯克利分校的 CS 61C 课程；非常适合初学者。

西部数据（Western Digital）为 SweRV 内核开发的指令集模拟器。

适用于 SweRV RISC-V 内核系列的指令集模拟器。

适用于 RISC-V 系统的快速 TLB 模拟器。

来自 lowRISC 的紧凑型 32 位 RISC-V 内核，经过形式验证且在量产中得到验证。

屡获殊荣的超紧凑位串行 RISC-V 内核。

由中国科学院大学开发的 RISC-V 处理器。

采用Verilog语言编写、易于理解的从零开始的RISC-V实现。

采用 SystemVerilog 语言编写的乱序超标量 RISC-V 处理器。

来自 Syntacore 的免费开源 MCU 级 RISC-V 内核。

全球首个开源、通用型、多线程多核处理器。

加州大学伯克利分校使用 Chisel 编写的简单 RISC-V 处理器教育集合。

并行超低功耗开源多核计算平台。

采用Verilog语言编写，实现rv64imafdchb[v]架构，支持OOO指令集，7级以上流水线，SMT-2并行执行，面向ASIC设计， 采用GPL3许可证。

由RoaLogic开发的单发射、顺序执行的RV32I/RV64I RISC-V内核。

采用Haskell和Bluespec编写，实现RV/64I[a][c][m][f][d]，5级顺序流水线，面向ASIC，采用Apache许可证。

CHIPS联盟的VeeR EL2 RISC-V 核心；是西部数据 SweRV 系列的积极维护版继任者。

采用 Haskell 和 Bluespec 编写，实现了 RV/64I[a][c][m][f][d]，采用 3 级顺序流水线，面向 ASIC，采用 Apache 许可证。

可根据需求进行定制的开源 RISC-V 核心 IP。

采用 Haskell 和 Bluespec 编写， 实现 RV/64I[a][c][m][f][d]，超标量、深度大、乱序流水线，面向 ASIC，采用 Apache 许可证。

时序可预测的 VLIW 处理器。

面向FPGA的微型累加器型处理器内核。

可能是世界上最小的处理器，采用 Chisel 实现。

基于修改版 Leon3 SPARC 处理器的 RISC-V 实现。

用 SystemVerilog 编写的轻量级、3 级顺序 RV32I 流水线。

5 级、 细粒度多线程 RISC-V 处理器。

采用 Verilog 编写，实现 rv32imafdc，5 级流水线，面向 FPGA，采用 GPL3 许可证。

采用 SystemVerilog 编写，实现 rv32i[mc]，面向 FPGA，采用 Apache2 许可证。

交错式多线程 RISC-V 处理器（T13 变体）。

交错式多线程 RISC-V 处理器（T02 变体）。

交错式多线程 RISC-V 处理器（T03 变体）。

带 DSP 扩展的交错式多线程 RISC-V 处理器（F03 变体）。

基于FPGA的6级流水线RV32IM内核，在100 MHz频率下可达到263.7 CoreMark和91.0 DMIPS。

OpenHW Group 开发的 CORE-V CV32E40P RISC-V IP。

由 OpenHW Group 维护的 6 级、单发射顺序执行 RISC-V 内核。

超轻量级 RISC-V 实现。

来自 PULP 的 4 级 RV32 内核，也是 OpenHW CV32E40P 的前身。

来自 PULP 的小型 2 级 RV32 内核，也是 Ibex 的前身。

32 位 RISC-V 软处理器。

采用 Scala 和 SpinalHDL 编写，实现 rv32/64imasu、OOO、超标量、寄存器重命名流水线，面向 FPGA，采用 MIT 许可证。

尺寸优化的 RISC-V CPU。

基于 OpenCores 实现的流水线式 RV32I 架构，面向 FPGA。

由印度理工学院马德拉斯分校开发的级 64 位 RISC-V 内核，由印度理工学院马德拉斯分校开发。

嵌入式级 32 位 RISC-V 内核，由印度理工学院马德拉斯分校开发。

设计简洁的 32 位 RISC-V 处理器内核，旨在轻松嵌入系统级芯片（SoC）。

西部数据推出的 EH1 SweRV RISC-V CoreTM 1.8。

西部数据推出的 EH2 SweRV RISC-V Core™ 1.2。

西部数据推出的 EL2 SweRV RISC-V Core™ 1.2。

专为赛灵思FPGA设计、旨在实现高性能的32位RISC-V处理器。

CORE-V Wally：一款可配置的、具有 5 级流水线的 RISC-V 处理器，与 Harris 等人的《RISC-V 片上系统设计》教材相关。

麻省理工学院计算机科学与人工智能实验室（CSAIL）的项目，旨在使用 Bluespec 语言构建 RISC-V 处理器，其中包括乱序执行的 RiscyOO。

采用Verilog编写，实现了rv32{i,e}[m][c]，面向FPGA和ASIC，采用ISC许可。（已存档）

蜂鸟E203开源处理器内核。（已存档）

32 位双发射顺序执行 RISC-V CPU。

由 SiFive 为其 Freedom E300 和 U500 平台开发。

SweRV EH1 内核的原始 Western Digital 代码库。

用 Chisel 编写的简单三级 RISC-V 流水线。

超标量 RISC-V CPU。

采用 SystemVerilog 编写，实现 rv32 {i,e}，单级流水线，Apache-2.0 许可证。

基于VHDL实现的基础RISC-V CPU。

麻省理工学院计算机科学与人工智能实验室（MIT CSAIL）开发的、支持内存模型的乱序执行 RISC-V 处理器。

用 Verilog 实现的 32 位流水线 RISC-V 处理器。

支持 RISC-V RV32IM 指令集的 PulseRain 软 CPU。

基于 PyMTL 构建的模块化、乱序执行 RISC-V 处理器。

麻省理工学院 CSAIL 开发的开源、经过形式验证的 RISC-V 处理器系列。自2019年起已停止维护)

采用SpinalHDL实现的最小化RISC-V RV32I内核。

采用 clash 语言编写的、实现 RV32I 指令集的 RISC-V 处理器。

PULP平台的大型版本，具备适用于HPC工作负载的大型集群配置。

RISC-V RV32IMC 软 CPU，配备安全强化处理器内核。

采用 VHDL 实现的 RISC-V RV32I 处理器。

面向 RISC-V 的周期描述语言 (CDL) 硬件设计。

FWRISC 超轻量级 RISC-V 内核的扩展版本，增加了 CSR 支持。

PULP芯片，500 MHz，65 nm，1252 × 1252 um。

PULP芯片， 60 MHz，28 nm，1500 × 2000 µm。

PULP 芯片，650 MHz，65 纳米，1252 × 1252 微米。

PULP芯片，1300 MHz，22 nm，3000 × 3000 µm。

PULP芯片，1.25 MHz，180 nm，7201 × 8160 um。

PULP芯片，400 MHz，65 nm，3950 × 1875 um。

PULP芯片，450 MHz，40 nm，3200 × 3200 um。

PULP芯片， 360 MHz，180 nm，1525 × 1525 微米。

PULP 芯片，100 MHz，65 nm， 2626 × 2626 微米。

PULP 芯片，500 MHz，65 纳米，1252 × 1252 微米。

PULP芯片，700 MHz，22 nm，3000 × 3000 um。

PULP芯片，475 MHz，28 nm，1650 × 1650 um。

PULP芯片，1000 MHz，28 nm，1650 × 1650 um。

PULP芯片，66 MHz，28 nm，1650 × 1650 um。

PULP芯片，200 MHz，65 nm，1650 × 1252 um。

PULP芯片，500 MHz，65 nm，1252 × 1252 um。

PULP芯片，15 MHz，180 nm，7201 × 8160 µm。

PULP芯片，166 MHz，180 nm，1525 × 1525 um。

PULP芯片，16 MHz，130 nm，3000 × 4000 um。

PULP芯片，140 MHz，130 nm，4000 × 3200 um。

PULP芯片，64 MHz，130 纳米，4368 × 4768 微米。

PULP芯片，64 MHz，130 nm，4368 × 4768 μm。

PULP 芯片，100 MHz，110 nm，4368 × 4768 um。