Elenco degli strumenti RISC-V

Indice ufficiale delle specifiche ratificate relative all’ISA, ai profili e alle piattaforme RISC-V fornite da RISC-V International.

Fonte delle specifiche ISA non privilegiate e privilegiate.

Direttive dell’assemblatore, pseudo-istruzioni e sintassi di ricollocazione.

Convenzione di chiamata, utilizzo dei registri e formato ELF utilizzati dai compilatori RISC-V.

Corso gratuito della Linux Foundation su edX dedicato alla progettazione pratica della microarchitettura di una CPU utilizzando strumenti open source (TL-Verilog / Makerchip).

A cura del MIT.

A cura dell’Università di Oakland.

Corso gratuito della Linux Foundation su edX; tratta l’ISA RISC-V, le specifiche e l’ecosistema; punto di partenza ideale per gli studenti.

A cura dell’Università della California, Irvine.

Lezioni di assemblaggio RISC-V per principianti con figure interattive, tradotte in diverse lingue ed eseguibili nel simulatore Lux.

Bootcamp interattivo basato su Jupyter Notebook per imparare la progettazione hardware con Chisel.

Repository del workshop che documenta la realizzazione pratica di una CPU RISC-V TL-Verilog in cinque giorni.

Pagina wiki con esempi avanzati di progettazione hardware con Chisel utilizzando i core RISC-V Sodor.

Wiki con modelli e soluzioni per Chisel forniti dalla comunità.

Wiki della comunità che documenta un percorso di apprendimento strutturato per la progettazione hardware con Chisel.

Note di lettura annotate sul codice sorgente del generatore Rocket Chip.

Manuale open source sulla progettazione hardware con Chisel, con PDF gratuito disponibile.

Libro di testo gratuito e open source (con versioni in PDF) che tratta il linguaggio assembly RV32I partendo dai principi fondamentali; aggiornato attivamente da John Winans.

Riferimento alle istruzioni RV32IM con formati di codifica, esempi ed espansioni delle pseudo-istruzioni.

Specifiche formali ISA RISC-V.

Scheda di riferimento rapido per il linguaggio di progettazione hardware Chisel.

Documentazione ufficiale per il framework di progettazione SoC Chipyard.

Wiki ufficiale e introduzione al simulatore visivo Ripes RISC-V.

Articolo di riepilogo annuale che illustra le principali tappe fondamentali del 2019 nel campo dei chip open source RISC-V.

Slide dell’ELCE 2018 sull’implementazione di Linux embedded sulle piattaforme RISC-V.

Risorsa didattica introduttiva al processore Shakti RISC-V dell’IIT Madras.

Panoramica accessibile dell’ISA di base di RISC-V e delle sue estensioni standard.

Pagina wiki di Debian sullo stato del porting di RISC-V e sulle istruzioni di compilazione.

Tutorial sulla scrittura e la visualizzazione del codice assembler RV32I utilizzando il simulatore Ripes.

Pagina dedicata al linguaggio di specifica ISA Sail utilizzato per descrivere formalmente RISC-V.

Pagina dedicata ai lavori relativi a RISC-V svolti dall’Università di Berkeley.

Raccolta gestita dalla comunità di note, link e risorse didattiche su RISC-V.

Dimostrazione in diretta streaming di un programma "Hello World" in esecuzione su hardware RISC-V.

Playlist YouTube sulla progettazione da zero di una CPU RISC a 32 bit personalizzata.

A cura di Western Digital Corporation.

Registrazioni del workshop RISC-V tenutosi a Zurigo, incentrato sullo sviluppo dell’ISA e sugli aggiornamenti dell’ecosistema.

Articolo a favore delle interfacce degli acceleratori hardware gestite dal sistema operativo.

Articolo IEEE sul supporto hardware personalizzato per la garbage collection in ambienti di runtime gestiti.

Articolo IEEE sull’accelerazione compatta delle CNN per la visione integrata.

Articolo IEEE sulla gestione integrata dell’alimentazione per i processori vettoriali RISC-V.

Articolo IEEE sui core vettoriali RISC-V ad alta efficienza energetica con convertitori CC-CC integrati.

White paper di Microsoft Research sull’accelerazione hardware dedicata alle CNN.

Script di compilazione per GCC, binutils e librerie C per target RISC-V bare-metal e Linux.

Compilatore online che mostra il codice assembly RISC-V generato da GCC e Clang a partire da C, C++, Rust e altri linguaggi.

Assemblatore e simulatore RV32IM basato su browser, con lezioni e un riferimento alle istruzioni.

Simulatore ufficiale dell’ISA RISC-V utilizzato come modello di riferimento standard.

Simulatore ed editor RV32IM eseguibile nel browser, utilizzato nel corso CS61C dell’Università della California, Berkeley.

Simulatore e debugger RV32 basato su browser con visualizzazione della memoria e dei registri.

Il principale emulatore e virtualizzatore open-source; supporta l’emulazione in modalità sistema e utente sia per RV32 che per RV64.

Il simulatore Verilog/SystemVerilog più veloce.

Framework per lo sviluppo agile di sistemi su chip basati su Chisel.

Strumento portatile di posizionamento e instradamento per FPGA.

Sistema a microcontrollore single-core, basato su core RISC-V a 32 bit.

Piattaforma SoC lowRISC basata sul core Rocket RISC-V.

Architettura dei microcontrollori dei più recenti chip PULP.

Strumento di esplorazione dello spazio di progettazione dell’architettura RISC-V basato su browser, sviluppato dalla Boston University.

Rappresentazione interna flessibile per RTL.

Suite di compilatori RISC-V GNU.

Motore di esecuzione Chisel/Firrtl.

Compilazione del desktop Fedora Gnome su RISC-V.

Libreria per la visualizzazione delle prestazioni degli strumenti FPGA.

Linguaggio di progettazione hardware che facilita la generazione avanzata di circuiti e il riutilizzo dei progetti in Scala.

Sito web ufficiale del linguaggio HDL Chisel e del framework di compilazione FIRRTL.

Specifica formale dell’ISA RISC-V scritta in Sail, adottata come modello di riferimento ufficiale.

Suite di test architetturali che verifica se un’implementazione rispetta le specifiche RISC-V.

Generatore di istruzioni casuali in SystemVerilog e UVM per la verifica dei processori RISC-V.

Framework open source di verifica formale per processori RISC-V.

Generatore casuale di test di stress per processori RISC-V.

Framework di verifica formale per processori RISC-V.

Utilità di test per circuiti scritti in Chisel.

Generatore di istruzioni open source basato su SV/UVM per la verifica dei processori RISC-V.

Test unitari per processori RISC-V.

Libreria Universal Verification Methodology (UVM) per flussi EDA open source.

Attacchi speculativi BOOM.

Test automatici black-box.

Stato del porting di Fedora, immagini e guide all’installazione per schede RISC-V.

Immagini ufficiali di Ubuntu per schede RISC-V e QEMU.

Stato del porting di FreeBSD e istruzioni per l’hardware e gli emulatori RISC-V.

Schede RISC-V supportate dal sistema operativo in tempo reale Zephyr.

Processore RISC-V open source ad alte prestazioni con esecuzione fuori ordine, sviluppato presso l’Istituto di Tecnologia Informatica dell’Accademia Cinese delle Scienze.

Generatore di SoC RISC-V parametrizzabile sviluppato dall’Università della California, Berkeley.

Implementazione RISC-V a 32 bit ottimizzata per FPGA, scritta in SpinalHDL.

Implementazione sperimentale RISC-V in Verilog, adatta a un FPGA di piccole dimensioni.

CPU soft-core e SoC a 32 bit di classe MCU, personalizzabili ed estensibili, scritti in VHDL.

Processore RISC-V Berkeley Out-of-Order.

Sistema su chip RISC-V a 32 bit per FPGA iCE40 HX8K, iCE40 UP5K ed ECP5.

Modello per la creazione di SoC basati su RISC-V utilizzando strumenti open source.

Semplice esempio di SoC che utilizza PicoRV32.

SoC completo basato sulla famiglia di processori RISC-V Shakti dell’IIT Madras.

Implementazione ASIC del PicoSoC PicoRV32.

Implementazione SoC RISC-V destinata agli FPGA Xilinx.

Acceleratore DANA (Dynamically Allocated Neural Network).

Chip PULP, 330 MHz, 22 nm, 3000 x 3000 um.

Chip PULP, 500 MHz, 65 nm, 1252 x 1252 µm.

Chip PULP, 200 MHz, 65 nm, 2626 x 2626 µm.

Chip PULP, 500 MHz, 65 nm, 1252 x 1252 um.

Chip PULP, 15 MHz, 180 nm, 7201 x 8160 µm.

Chip PULP, 400 MHz, 65 nm, 2626 x 2626 µm.

Progetti hardware, documentazione SDK, strumenti di flashing e immagini di sistema per le schede Allwinner D1, in cinese.

Scheda microcontrollore RISC-V compatibile con Arduino di SiFive; un punto di ingresso accessibile per la programmazione embedded bare-metal.

Computer a scheda singola RISC-V quad-core a 64 bit che esegue Debian, Ubuntu e Fedora.

Computer a scheda singola BeagleBoard basato sul processore quad-core T-Head C910.

Scheda RISC-V a basso costo basata sul chip Bouffalo BL808.

Documentazione relativa alle schede e ai moduli RISC-V Lichee e Maix di Sipeed.

Scheda Linux embedded ultracompatta ed estremamente economica (da 5 a 9 dollari) basata su un SoC dual-core RISC-V + ARM; ottima per l’apprendimento dell’IoT.

Scheda basata sul chip RP2350, in grado di avviarsi con due core RISC-V Hazard3 al posto dei core Arm.

Microcontrollore RISC-V di Espressif con Wi-Fi e Bluetooth Low Energy.

Microcontrollore RISC-V a 32 bit di WCH venduto a pochi centesimi per chip.

Lezione sulla storia della produzione brasiliana di chip, lo stabilimento CEITEC e i processori RISC-V brasiliani, con fonti.

Microcontrollore RISC-V brasiliano a 32 bit con Bluetooth Low Energy per l’IoT, noto anche come u32BR, progettato da UFCG, UFPR, UFSM, UnB e UFMG con finanziamenti federali.

Relazione dell’UFMG sui primi chip BlueMacaw realizzati, in portoghese.

Intervento di Fernando Pereira del Laboratorio di Compilatori dell’UFMG sul kit di sviluppo software u32BR, in portoghese.

Processore RISC-V compatto e open source per sistemi su chip multiprocessore, realizzato da ricercatori brasiliani.

Programma nazionale brasiliano che forma progettisti di chip attraverso tirocini in microelettronica.

Annuncio dell’Instituto Eldorado relativo a un progetto congiunto su RISC-V per il calcolo ad alte prestazioni.

Articolo di RISC-V International sulla comunità RISC-V in Brasile.

Articolo di RISC-V International sul primo tapeout cileno di RISC-V, un core RV32I dell’Universidad Técnica Federico Santa María realizzato con il processo aperto SKY130.

Gruppo di ricerca dell’Universidad Industrial de Santander che ha sviluppato mRISCV, un microcontrollore RISC-V a 32 bit progettato come primo sistema su chip colombiano.

Articolo di eeNews Europe sul team Onchip e sui finanziamenti alla base di mRISCV.

Istituto di ricerca che sviluppa il processore open source ad alte prestazioni XiangShan.

Laboratorio dell’ISCAS che contribuisce al supporto RISC-V per compilatori, emulatori e distribuzioni Linux.

Ambiente di sviluppo e gestore di pacchetti per l’hardware RISC-V, realizzato da ISCAS.

Core RISC-V open source C906 e C910ISC-V open source di Alibaba T-Head.

Progetto dell’UE per lo sviluppo di processori europei, inclusi acceleratori RISC-V per il calcolo ad alte prestazioni.

Progetto dell’UE volto a creare un ecosistema europeo di IP per processori RISC-V e strumenti di progettazione.

Azienda ceca che offre IP per processori RISC-V personalizzabili e strumenti di progettazione.

Azienda di Barcellona che progetta core RISC-V con unità vettoriali per carichi di lavoro di intelligenza artificiale.

Famiglia di processori RISC-V open source sviluppata dall’IIT Madras.

Famiglia di processori RISC-V progettati dal C-DAC per l’industria indiana.

Associazione giapponese dedicata a RISC-V con notizie ed eventi in giapponese.

Azienda taiwanese che concede in licenza core di processori RISC-V.

Gruppo dell’Università della California, Berkeley, dove è stato creato RISC-V, sede anche di Rocket Chip e BOOM.

Organizzazione senza scopo di lucro che possiede e ratifica le specifiche RISC-V.

Repository ufficiali per le specifiche, il modello Sail e gli strumenti correlati.

Progetto industriale che finanzia il supporto a RISC-V in compilatori, runtime, distribuzioni e kernel.

Organizzazione senza scopo di lucro che sostiene il silicio open source attraverso eventi, notizie e l’hosting di progetti.

Creatore del linguaggio di descrizione hardware Bluespec e dei core Piccolo, Flute e Toooba.

Progetto della Linux Foundation che sviluppa hardware open source e strumenti di progettazione, tra cui Rocket Chip.

Organizzazione senza-senza scopo di lucro con sede a Cambridge che gestisce il core Ibex e la radice di fiducia su silicio OpenTitan.

Organizzazione senza scopo di lucro che gestisce la famiglia CORE-V di core RISC-V open source, tra cui il CVA6.

Piattaforma dell’ETH di Zurigo e dell’Università di Bologna per core e SoC open source a bassissimo consumo energetico.

Azienda fondata dai creatori dell’ISA RISC-V, che pubblica IP di processori, SDK e strumenti.

Linguaggio di descrizione hardware basato su Scala e sede dei core VexRiscv e NaxRiscv.

Responsabili della manutenzione della suite di sintesi Yosys, nextpnr e riscv-formal.

Calendario di RISC-V International con summit, meetup e webinar.

Conferenza annuale europea dedicata a RISC-V.

Conferenza annuale cinese dedicata a RISC-V.

Forum open source sulla progettazione digitale che tratta argomenti relativi a RISC-V, FPGA ed EDA.

Forum tecnici ufficiali di RISC-V International dedicati alle discussioni sull’ISA e sull’ecosistema.

Mailing list della comunità per gli utenti del linguaggio di progettazione hardware Chisel.

Mailing list ufficiale dedicata allo sviluppo hardware di RISC-V.

Lista di distribuzione ufficiale per le discussioni sullo sviluppo delle specifiche ISA di RISC-V.

Lista di distribuzione per docenti che utilizzano RISC-V nei corsi e nei programmi accademici.

Subreddit dedicato alle notizie, ai progetti e alle discussioni della comunità RISC-V.

Gruppo Telegram per la chat in tempo reale della comunità RISC-V.