Lista narzędzi RISC-V

Oficjalny indeks ratyfikowanych specyfikacji architektury instrukcji (ISA), profili i platform RISC-V opracowanych przez RISC-V International.

Źródło specyfikacji architektury bez uprawnień i z uprawnieniami.

Dyrektywy asemblera, pseudoinstrukcje i składnia relokacji.

konwencja wywoływania, wykorzystanie rejestrów oraz format ELF stosowany przez kompilatory RISC-V.

bezpłatny kurs Linux Foundation na platformie edX poświęcony praktycznemu projektowaniu mikroarchitektury procesora z wykorzystaniem narzędzi open source (TL-Verilog / Makerchip).

autor: MIT.

Autor: Uniwersytet w Oakland.

Bezpłatny kurs Linux Foundation na platformie edX; obejmuje architekturę instrukcyjną RISC-V, specyfikacje i ekosystem; idealny punkt wyjścia dla studentów.

autor: Uniwersytet Kalifornijski w Irvine.

Lekcje języka asemblera RISC-V dla początkujących z interaktywnymi ilustracjami, przetłumaczone na kilka języków i możliwe do uruchomienia w symulatorze Lux.

interaktywny kurs oparty na Jupyter Notebooku, poświęcony projektowaniu sprzętu w języku Chisel.

Repozytorium warsztatowe dokumentujące praktyczne tworzenie procesora RISC-V TL-Verilog w ciągu pięciu dni.

strona wiki zawierająca zaawansowane przykłady projektowania sprzętu w Chisel z wykorzystaniem rdzeni Sodor RISC-V.

Wiki zawierające wzorce i rozwiązania Chisel opracowane przez społeczność.

wiki społeczności dokumentujące ustrukturyzowaną ścieżkę nauki projektowania sprzętu w Chisel.

opatrzone komentarzami notatki dotyczące kodu źródłowego generatora Rocket Chip.

podręcznik open source dotyczący projektowania sprzętu przy użyciu Chisel, dostępny bezpłatnie w formacie PDF.

Bezpłatny podręcznik typu open source (z wydaniami w formacie PDF) omawiający język asemblera RV32I od podstaw; aktywnie rozwijany przez Johna Winansa.

przewodnik po instrukcjach RV32IM zawierający formaty kodowania, przykłady i rozwinięcia pseudokodów.

formalna specyfikacja architektury instrukcyjnej (ISA) RISC-V.

Ściągawka zawierająca skrócone informacje o języku projektowania sprzętu Chisel.

oficjalna dokumentacja dotycząca środowiska projektowania układów SoC Chipyard.

oficjalna wiki i wprowadzenie do wizualnego symulatora Ripes RISC-V.

Artykuł podsumowujący rok, omawiający najważniejsze wydarzenia 2019 roku związane z układami scalonymi RISC-V typu open source.

slajdy z konferencji ELCE 2018 dotyczące wdrażania wbudowanego systemu Linux na platformach RISC-V.

Wprowadzające materiały edukacyjne dotyczące procesora Shakti RISC-V opracowane przez IIT Madras.

przystępny przegląd podstawowej architektury instrukcyjnej RISC-V i jej standardowych rozszerzeń.

strona wiki Debiana poświęcona statusowi portowania RISC-V oraz instrukcjom kompilacji.

samouczek dotyczący pisania i wizualizacji kodu asemblera RV32I przy użyciu symulatora Ripes.

Strona poświęcona językowi specyfikacji Sail ISA, używanemu do formalnego opisu RISC-V.

Strona poświęcona pracom związanym z RISC-V prowadzonym na Uniwersytecie Kalifornijskim w Berkeley.

utrzymywany przez społeczność zbiór notatek, linków i materiałów edukacyjnych dotyczących RISC-V.

transmisja na żywo przedstawiająca program „Hello World” działający na sprzęcie RISC-V.

playlista na YouTube poświęcona projektowaniu od podstaw niestandardowego 32-bitowego procesora RISC.

autorstwa Western Digital Corporation.

Nagrania z warsztatów RISC-V, które odbyły się w Zurychu, poświęcone tworzeniu architektury instrukcji (ISA) oraz aktualnościom dotyczącym ekosystemu.

Artykuł opowiadający się za interfejsami akceleratorów sprzętowych zarządzanymi przez system operacyjny.

Artykuł IEEE dotyczący niestandardowego wsparcia sprzętowego dla zbierania śmieci w środowiskach z zarządzanym środowiskiem uruchomieniowym.

artykuł IEEE dotyczący kompaktowej akceleracji sieci konwolucyjnych (CNN) dla wizji wbudowanej.

artykuł IEEE dotyczący zintegrowanego zarządzania zasilaniem dla procesorów wektorowych RISC-V.

artykuł IEEE dotyczący energooszczędnych rdzeni wektorowych RISC-V ze zintegrowanymi przetwornicami DC–DC.

dokument Microsoft Research dotyczący dedykowanej akceleracji sprzętowej sieci CNN.

skrypty kompilacji GCC, binutils i biblioteki C dla platform RISC-V typu bare-metal oraz pod system Linux.

kompilator online, który pokazuje kod asemblera RISC-V generowany przez GCC i Clang na podstawie kodu w językach C, C++, Rust i innych.

Oparty na przeglądarce asembler i symulator RV32IM z lekcjami i opisem instrukcji.

oficjalny symulator architektury RISC-V ISA, wykorzystywany jako wzorcowy model referencyjny.

symulator i edytor RV32IM działający w przeglądarce, wykorzystywany na kursie CS61C na Uniwersytecie Kalifornijskim w Berkeley.

Oparty na przeglądarce symulator i debugger RV32 z widokiem pamięci i rejestrów.

wiodący emulator maszyn i wirtualizator typu open source; obsługuje emulację zarówno trybu systemowego, jak i użytkowego dla architektur RV32 i RV64.

Najszybszy symulator Verilog/SystemVerilog.

framework do zwinnego tworzenia układów scalonych opartych na Chisel.

Przenośne narzędzie do rozmieszczania i trasowania układów FPGA.

Jedordzeniowy system mikrokontrolera oparty na 32-bitowych rdzeniach RISC-V.

platforma SoC lowRISC oparta na rdzeniu Rocket RISC-V.

architektura mikrokontrolera najnowszych układów PULP.

oparte na przeglądarce narzędzie do eksploracji przestrzeni projektowej architektury RISC-V opracowane przez Uniwersytet w Bostonie.

elastyczna reprezentacja wewnętrzna dla RTL.

zestaw narzędzi kompilacyjnych RISC-V GNU.

silnik wykonawczy Chisel/Firrtl.

Kompilacja środowiska graficznego Fedora Gnome na platformie RISC-V.

biblioteka do wizualizacji wydajności narzędzi FPGA.

język projektowania sprzętu ułatwiający zaawansowane generowanie obwodów i ponowne wykorzystanie projektów w języku Scala.

oficjalna strona internetowa poświęcona językowi HDL Chisel oraz frameworkowi kompilatora FIRRTL.

formalna specyfikacja architektury instrukcji RISC-V napisana w języku Sail, przyjęta jako oficjalny model wzorcowy.

zestaw testów architektonicznych sprawdzający, czy implementacja jest zgodna ze specyfikacją RISC-V.

generator losowych instrukcji w językach SystemVerilog i UVM służący do weryfikacji procesorów RISC-V.

Otwarte oprogramowanie do formalnej weryfikacji procesorów RISC-V.

generator losowych testów obciążeniowych dla procesorów RISC-V.

Platforma do weryfikacji formalnej procesorów RISC-V.

narzędzia testowe do obwodów napisanych w języku Chisel.

Oparty na SV/UVM generator instrukcji typu open source do weryfikacji procesorów RISC-V.

Testy jednostkowe dla procesorów RISC-V.

biblioteka Universal Verification Methodology (UVM) dla otwartych procesów EDA.

ataki spekulatywne BOOM.

automatyczne testowanie typu „czarna skrzynka”.

stan portowania Fedory, obrazy i przewodniki instalacyjne dla płyt RISC-V.

oficjalne obrazy Ubuntu dla płyt RISC-V i QEMU.

stan portowania FreeBSD oraz instrukcje dotyczące sprzętu i emulatorów RISC-V.

płytki RISC-V obsługiwane przez system operacyjny czasu rzeczywistego Zephyr.

Otwarta, wysokowydajna architektura procesora RISC-V z wykonaniem poza kolejnością, opracowana w Instytucie Technologii Obliczeniowych Chińskiej Akademii Nauk.

generator układów SoC RISC-V z możliwością parametryzacji, opracowany przez Uniwersytet Kalifornijski w Berkeley.

przyjazna dla układów FPGA 32-bitowa implementacja RISC-V napisana w języku SpinalHDL.

eksperymentalna implementacja RISC-V w języku Verilog, mieszcząca się w niewielkim układzie FPGA.

Konfigurowalny, rozszerzalny 32-bitowy procesor typu soft-core klasy MCU oraz układ SoC napisane w języku VHDL.

procesor RISC-V typu Berkeley Out-of-Order.

32-bitowy układ SoC oparty na architekturze RISC-V przeznaczony dla układów FPGA iCE40 HX8K, iCE40 UP5K oraz ECP5.

Szablon do tworzenia układów SoC opartych na architekturze RISC-V przy użyciu narzędzi open source.

Prosty przykładowy układ SoC wykorzystujący procesor PicoRV32.

Kompletny układ SoC zbudowany w oparciu o rodzinę procesorów Shakti RISC-V z IIT Madras.

implementacja ASIC układu PicoSoC PicoRV32.

Implementacja układu SoC RISC-V przeznaczona dla układów FPGA firmy Xilinx.

akcelerator sieci neuronowych z dynamicznym przydzielaniem pamięci (DANA).

układ PULP, 330 MHz, 22 nm, 3000 x 3000 um.

układ PULP, 500 MHz, 65 nm, 1252 x 1252 um.

układ PULP, 200 MHz, 65 nm, 2626 x 2626 um.

układ PULP, 500 MHz, 65 nm, 1252 x 1252 um.

układ PULP, 15 MHz, 180 nm, 7201 x 8160 µm.

układ PULP, 400 MHz, 65 nm, 2626 × 2626 µm.

projekty sprzętowe, dokumentacja SDK, narzędzia do flashowania oraz obrazy systemowe dla płytek Allwinner D1, w języku chińskim.

kompatybilna z Arduino płytka mikrokontrolera RISC-V firmy SiFive; przystępny punkt wyjścia do programowania wbudowanego w trybie bare-metal.

czterordzeniowy, 64-bitowy komputer jednopłytkowy z architekturą RISC-V, obsługujący systemy Debian, Ubuntu i Fedora.

komputer jednopłytkowy BeagleBoard oparty na czterordzeniowym procesorze T-Head C910.

niedroga płytka RISC-V oparta na układzie Bouffalo BL808.

Dokumentacja dotycząca płyt i modułów RISC-V Lichee oraz Maix firmy Sipeed.

Niezwykle tania (5–9 USD) i ultrakompaktowa wbudowana płytka z systemem Linux, oparta na dwurdzeniowym układzie SoC RISC-V + ARM; świetna do nauki o IoT.

Płytka oparta na układzie RP2350, która może uruchamiać się na dwóch rdzeniach Hazard3 RISC-V zamiast rdzeni Arm.

Mikrokontroler RISC-V firmy Espressif z obsługą Wi-Fi i Bluetooth Low Energy.

32-bitowy mikrokontroler RISC-V firmy WCH sprzedawany za kilka centów za sztukę.

Artykuł poświęcony historii brazylijskiej produkcji układów scalonych, fabryce CEITEC oraz brazylijskim procesorom RISC-V, wraz z podanymi źródłami.

brazylijski 32-bitowy mikrokontroler RISC-V z technologią Bluetooth Low Energy dla IoT, znany również jako u32BR, zaprojektowany przez uczelnie UFCG, UFPR, UFSM, UnB i UFMG przy wsparciu funduszy federalnych.

Raport UFMG dotyczący pierwszych wyprodukowanych układów BlueMacaw, w języku portugalskim.

Wykład Fernando Pereiry z Laboratorium Kompilatorów UFMG na temat zestawu do tworzenia oprogramowania u32BR, w języku portugalskim.

Kompaktowy procesor RISC-V typu open source przeznaczony do wieloprocesorowych układów typu „system-on-chip”, opracowany przez brazylijskich naukowców.

brazylijski program krajowy, w ramach którego projektanci układów scalonych przechodzą szkolenia w postaci staży z zakresu mikroelektroniki.

ogłoszenie przez Instituto Eldorado wspólnego projektu dotyczącego RISC-V w dziedzinie obliczeń o wysokiej wydajności.

artykuł RISC-V International poświęcony społeczności RISC-V w Brazylii.

Artykuł RISC-V International poświęcony pierwszej chilijskiej realizacji projektu RISC-V – rdzeniowi RV32I opracowanemu przez Universidad Técnica Federico Santa María w oparciu o otwarty proces technologiczny SKY130.

Grupa badawcza z Universidad Industrial de Santander stojąca za projektem mRISCV, 32-bitowym mikrokontrolerem RISC-V zaprojektowanym jako pierwszy kolumbijski układ typu system-on-chip.

artykuł serwisu eeNews Europe poświęcony zespołowi Onchip oraz finansowaniu projektu mRISCV.

Instytut badawczy zajmujący się rozwojem wysokowydajnego procesora open source XiangShan.

laboratorium ISCAS zapewniające wsparcie dla RISC-V w kompilatorach, emulatorach i dystrybucjach Linuksa.

środowisko programistyczne i menedżer pakietów dla sprzętu RISC-V, stworzone przez ISCAS.

rdzenie RISC-V typu open source C906 i C910ISC-V typu open source od firmy Alibaba T-Head.

projekt UE zajmujący się opracowywaniem europejskich procesorów, w tym akceleratorów RISC-V do obliczeń o wysokiej wydajności.

Projekt UE mający na celu stworzenie europejskiego ekosystemu IP procesorów RISC-V oraz narzędzi projektowych.

czeska firma oferująca konfigurowalne IP procesorów RISC-V oraz narzędzia projektowe.

firma z Barcelony projektująca rdzenie RISC-V z jednostkami wektorowymi przeznaczonymi do zadań związanych ze sztuczną inteligencją.

rodzina procesorów RISC-V typu open source opracowana przez IIT Madras.

rodzina procesorów RISC-V zaprojektowana przez C-DAC dla indyjskiego przemysłu.

japońskie stowarzyszenie RISC-V, publikujące aktualności i informacje o wydarzeniach w języku japońskim.

tajwańska firma udzielająca licencji na rdzenie procesorów RISC-V.

grupa z Uniwersytetu Kalifornijskiego w Berkeley, w której powstał RISC-V, a także siedziba projektów Rocket Chip i BOOM.

Organizacja non-profit, która jest właścicielem specyfikacji RISC-V i zatwierdza je.

oficjalne repozytoria zawierające specyfikacje, model Sail oraz powiązane narzędzia.

Projekt branżowy finansujący wsparcie dla RISC-V w kompilatorach, środowiskach uruchomieniowych, dystrybucjach i jądrach.

organizacja non-profit wspierająca otwarte rozwiązania półprzewodnikowe poprzez wydarzenia, wiadomości i hosting projektów.

twórca języka opisu sprzętu Bluespec oraz rdzeni Piccolo, Flute i Toooba.

projekt Linux Foundation zajmujący się rozwojem sprzętu open source i narzędzi projektowych, w tym Rocket Chip.

organizacja non- z siedzibą w Cambridge, zajmująca się utrzymaniem rdzenia Ibex oraz krzemowego korzenia zaufania OpenTitan.

organizacja non-profit zajmująca się utrzymaniem rodziny rdzeni RISC-V typu open source CORE-V, w tym CVA6.

platforma ETH Zurich i Uniwersytetu w Bolonii poświęcona rdzeniom i układom SoC typu open source o ultra niskim poborze mocy.

firma założona przez twórców architektury instrukcji RISC-V, udostępniająca IP procesorów, zestawy SDK oraz narzędzia.

język opisu sprzętu oparty na Scali oraz źródło rdzeni VexRiscv i NaxRiscv.

opiekunowie pakietu syntezy Yosys, nextpnr oraz riscv-formal.

kalendarz szczytów, spotkań i webinarów RISC-V International.

coroczna europejska konferencja poświęcona RISC-V.

coroczna chińska konferencja poświęcona RISC-V.

forum poświęcone projektowaniu cyfrowemu w oparciu o oprogramowanie open source, obejmujące tematy związane z RISC-V, układami FPGA i EDA.

Oficjalne fora techniczne RISC-V International poświęcone dyskusjom na temat architektury ISA i ekosystemu.

Lista mailingowa społeczności użytkowników języka projektowania sprzętu Chisel.

oficjalna lista mailingowa poświęcona projektowaniu sprzętu RISC-V.

Oficjalna lista mailingowa poświęcona dyskusjom na temat opracowywania specyfikacji architektury RISC-V.

Lista mailingowa dla nauczycieli wykorzystujących RISC-V w ramach kursów i programów akademickich.

subreddit poświęcony aktualnościom, projektom i dyskusjom społeczności RISC-V.

Grupa na Telegramie służąca do czatu społeczności RISC-V w czasie rzeczywistym.