Список інструментів RISC-V

офіційний перелік ратифікованих специфікацій архітектури RISC-V, профілів та платформ від RISC-V International.

джерело специфікацій архітектури для привілейованого та непривілейованого рівнів.

Директиви асемблера, псевдоінструкції та синтаксис релокації.

Конвенція виклику, використання регістрів та формат ELF, що використовуються компіляторами RISC-V.

безкоштовний курс Linux Foundation на платформі edX, присвячений практичному проектуванню мікроархітектури процесора з використанням інструментів з відкритим кодом (TL-Verilog / Makerchip).

від MIT.

Університет Окленда.

Безкоштовний курс Linux Foundation на edX; охоплює архітектуру RISC-V, технічні характеристики та екосистему; ідеальний старт для студентів.

від Каліфорнійського університету в Ірвіні.

уроки з асемблера RISC-V для початківців з інтерактивними ілюстраціями, перекладені на кілька мов та доступні для виконання в симуляторі Lux.

інтерактивний навчальний курс на базі Jupyter Notebook для вивчення проектування апаратного забезпечення за допомогою Chisel.

репозиторій майстер-класу, що документує практичне створення процесора RISC-V TL-Verilog за п’ять днів.

сторінка вікі з прикладами просунутого проектування апаратного забезпечення за допомогою Chisel із використанням ядер Sodor RISC-V.

Вікі зі шаблонами та рішеннями для Chisel, наданими спільнотою.

вікі спільноти, що документує структурований навчальний шлях для проектування апаратного забезпечення на Chisel.

коментовані нотатки до вихідного коду генератора Rocket Chip.

підручник з відкритим кодом про проектування апаратного забезпечення за допомогою Chisel, доступний у форматі PDF.

Безкоштовний підручник з відкритим кодом (з версіями у форматі PDF), що висвітлює асемблер RV32I від перших принципів; активно підтримується Джоном Вінансом.

довідник команд RV32IM із форматами кодування, прикладами та розгортанням псевдокоманд.

формальна специфікація архітектури RISC-V.

довідник для швидкого ознайомлення з мовою проектування апаратного забезпечення Chisel.

офіційна документація до фреймворку проектування SoC Chipyard.

офіційна вікі та вступ до візуального симулятора Ripes RISC-V.

оглядова стаття, що висвітлює найважливіші події 2019 року у сфері відкритих мікросхем на базі RISC-V.

слайди з конференції ELCE 2018 про впровадження вбудованого Linux на платформах RISC-V.

Вступний навчальний ресурс про процесор Shakti RISC-V від IIT Madras.

Доступний огляд базової архітектури RISC-V та її стандартних розширень.

сторінка вікі Debian, присвячена стану порту RISC-V та інструкціям зі збірки.

Посібник із написання та візуалізації асемблера RV32I за допомогою симулятора Ripes.

сторінка, присвячена мові специфікації Sail ISA, що використовується для формального опису RISC-V.

сторінка, присвячена роботам Каліфорнійського університету в Берклі, пов’язаним із RISC-V.

підтримувана спільнотою збірка нотаток, посилань та навчальних ресурсів щодо RISC-V.

пряма трансляція з покроковим оглядом програми «Hello World», що працює на апаратному забезпеченні RISC-V.

плейлист на YouTube про проектування власного 32-бітного процесора RISC з нуля.

від компанії Western Digital Corporation.

записи з семінару RISC-V, що відбувся у Цюріху, присвячені розробці архітектури ISA та оновленням екосистеми.

Стаття, в якій висловлюються аргументи на користь інтерфейсів апаратних прискорювачів, керованих ОС.

Стаття IEEE про спеціальну апаратну підтримку збору сміття в середовищах з керованим часом виконання.

стаття IEEE про компактне прискорення CNN для вбудованого зору.

стаття IEEE про інтегроване управління енергоспоживанням для векторних процесорів RISC-V.

стаття IEEE про енергоефективні векторні ядра RISC-V з інтегрованими перетворювачами постійного струму.

технічний документ Microsoft Research про спеціалізоване апаратне прискорення CNN.

скрипти збірки GCC, binutils та бібліотеки C для цільових платформ RISC-V у режимі «bare-metal» та під Linux.

онлайн-компілятор, що демонструє асемблерний код RISC-V, який GCC та Clang генерують з C, C++, Rust та інших мов.

Асемблер та симулятор RV32IM на основі браузера з уроками та довідником інструкцій.

офіційний симулятор архітектури RISC-V, що використовується як еталонна модель.

симулятор та редактор RV32IM, що працює у браузері, використовується на курсі CS61C Каліфорнійського університету в Берклі.

Браузерний симулятор та відладчик RV32 з переглядом пам’яті та регістрів.

провідний емулятор та віртуалізатор з відкритим кодом; підтримує емуляцію системного та користувацького режимів як для RV32, так і для RV64.

найшвидший симулятор Verilog/SystemVerilog.

фреймворк для гнучкої розробки систем на кристалі на базі Chisel.

Портативний інструмент для розміщення та трасування на FPGA.

одноядерна мікроконтролерна система на базі 32-бітних ядер RISC-V.

платформа SoC lowRISC, побудована на ядрі Rocket RISC-V.

архітектура мікроконтролерів останніх моделей мікросхем PULP.

веб-інструмент для дослідження простору проектування архітектури RISC-V від Бостонського університету.

гнучке внутрішнє представлення для RTL.

набір інструментів компілятора RISC-V GNU.

механізм виконання для Chisel/Firrtl.

Створення робочого столу Fedora Gnome на RISC-V.

бібліотека візуалізації продуктивності інструментів FPGA.

мова проектування апаратного забезпечення, що спрощує створення складних схем та повторне використання проектів на Scala.

офіційний веб-сайт, присвячений мові HDL Chisel та фреймворку компілятора FIRRTL.

формальна специфікація архітектури RISC-V, написана на мові Sail, прийнята як офіційна еталонна модель.

набір архітектурних тестів, що перевіряє відповідність реалізації специфікації RISC-V.

генератор випадкових інструкцій на мовах SystemVerilog та UVM для верифікації процесорів RISC-V.

Фреймворк формальної верифікації з відкритим кодом для процесорів RISC-V.

генератор випадкових випробувань на витривалість для процесорів RISC-V.

Платформа формальної верифікації для процесорів RISC-V.

утиліти для тестування схем, написаних на Chisel.

генератор інструкцій з відкритим кодом на основі SV/UVM для верифікації процесорів RISC-V.

Модульні тести для процесорів RISC-V.

бібліотека Universal Verification Methodology (UVM) для EDA-процесів з відкритим кодом.

спекулятивні атаки BOOM.

автоматичне тестування «чорного ящика».

стан портування Fedora, образи та посібники з інсталяції для плат RISC-V.

офіційні образи Ubuntu для плат RISC-V та QEMU.

стан порту FreeBSD та інструкції для апаратного забезпечення та емуляторів RISC-V.

плати RISC-V, що підтримуються операційною системою реального часу Zephyr.

високопродуктивний процесор RISC-V з позачерговим виконанням команд, розроблений у Інституті обчислювальних технологій Китайської академії наук на основі відкритого коду.

генератор SoC на базі RISC-V з можливістю налаштування параметрів від Каліфорнійського університету в Берклі.

32-бітна реалізація RISC-V, оптимізована для FPGA, написана на SpinalHDL.

експериментальна реалізація RISC-V на Verilog, що вміщується в невеликий FPGA.

Настроюваний, розширюваний 32-бітний процесор із м’яким ядром класу MCU та SoC, написаний на VHDL.

процесор RISC-V з позачерговим виконанням команд від Берклі.

32-бітна система на кристалі RISC-V для ПЛІС iCE40 HX8K, iCE40 UP5K та ECP5.

шаблон для створення SoC на базі RISC-V з використанням інструментів з відкритим кодом.

простий приклад SoC із використанням PicoRV32.

Повноцінна система на кристалі, побудована на базі сімейства процесорів Shakti RISC-V від IIT Madras.

реалізація PicoSoC PicoRV32 у вигляді ASIC.

Реалізація SoC на базі RISC-V, орієнтована на ПЛІС Xilinx.

прискорювач на основі динамічно розподіленої нейронної мережі (DANA).

мікросхема PULP, 330 МГц, 22 нм, 3000 × 3000 мкм.

мікросхема PULP, 500 МГц, 65 нм, 1252 × 1252 мкм.

мікросхема PULP, 200 МГц, 65 нм, 2626 × 2626 мкм.

мікросхема PULP, 500 МГц, 65 нм, 1252 × 1252 мкм.

мікросхема PULP, 15 МГц, 180 нм, 7201 × 8160 мкм.

мікросхема PULP, 400 МГц, 65 нм, 2626 × 2626 мкм.

проекти апаратного забезпечення, документація до SDK, інструменти для прошивання та системні образи для плат Allwinner D1, китайською мовою.

сумісна з Arduino плата мікроконтролера RISC-V від SiFive; доступна точка входу для вбудованого програмування «з нуля».

чотириядерний 64-бітний одноплатний комп’ютер на базі RISC-V, що працює під управлінням Debian, Ubuntu та Fedora.

одноплатний комп'ютер BeagleBoard на базі чотириядерного процесора T-Head C910.

недорога плата на базі RISC-V, побудована на базі мікросхеми Bouffalo BL808.

Документація до плат і модулів RISC-V Lichee та Maix від Sipeed.

Надзвичайно недорога ($5–$9) ультракомпактна вбудована плата на базі Linux, що базується на двоядерному SoC RISC-V + ARM; чудово підходить для вивчення Інтернету речей (IoT).

плата на базі RP2350, яка може завантажуватися на два ядра Hazard3 RISC-V замість ядер Arm.

Мікроконтролер Espressif на базі RISC-V з підтримкою Wi-Fi та Bluetooth Low Energy.

32-бітний мікроконтролер RISC-V від WCH, який продається за кілька центів за мікросхему.

стаття про історію бразильського виробництва мікросхем, завод CEITEC та бразильські процесори RISC-V, з посиланнями на джерела.

бразильський 32-бітний мікроконтролер RISC-V із Bluetooth Low Energy для Інтернету речей (IoT), також відомий як u32BR, розроблений університетами UFCG, UFPR, UFSM, UnB та UFMG за рахунок федерального фінансування.

звіт UFMG про перші виготовлені мікросхеми BlueMacaw, португальською мовою.

Доповідь Фернандо Перейри з Лабораторії компіляторів УФМГ про набір для розробки програмного забезпечення u32BR, португальською мовою.

компактний процесор RISC-V з відкритим кодом для багатопроцесорних систем на кристалі, розроблений бразильськими дослідниками.

бразильська національна програма, що готує розробників мікросхем шляхом стажування у сфері мікроелектроніки.

оголошення Інституту Ельдорадо про спільний проєкт на базі RISC-V для високопродуктивних обчислень.

стаття RISC-V International про спільноту RISC-V у Бразилії.

Стаття RISC-V International про перший чилійський «тейп-аут» RISC-V — ядро RV32I від Технічного університету імені Федеріко Санта-Марія, створене за відкритим технологічним процесом SKY130.

дослідницька група з Промислового університету Сантандера, яка стоїть за mRISCV — 32-бітним мікроконтролером RISC-V, розробленим як перша колумбійська система на кристалі.

стаття eeNews Europe про команду Onchip та фінансування проекту mRISCV.

Науково-дослідний інститут, що розробляє високопродуктивний процесор з відкритим кодом XiangShan.

Лабораторія ISCAS, що забезпечує підтримку RISC-V для компіляторів, емуляторів та дистрибутивів Linux.

середовище розробки та менеджер пакетів для апаратного забезпечення RISC-V від ISCAS.

ядра RISC-V з відкритим кодом C906 та C910ISC-V з відкритим кодом від Alibaba T-Head.

проект ЄС, що займається розробкою європейських процесорів, зокрема прискорювачів RISC-V для високопродуктивних обчислень.

Проєкт ЄС, спрямований на створення європейської екосистеми IP-ядер процесорів RISC-V та інструментів проектування.

чеська компанія, що пропонує настроювані IP-ядра процесорів RISC-V та інструменти проектування.

компанія з Барселони, що розробляє ядра RISC-V з векторними блоками для завдань штучного інтелекту.

сімейство процесорів RISC-V з відкритим кодом від IIT Madras.

сімейство процесорів RISC-V, розроблених C-DAC для індійської промисловості.

японська асоціація RISC-V, що публікує новини та інформацію про події японською мовою.

тайванська компанія, що надає ліцензії на ядра процесорів RISC-V.

група Каліфорнійського університету в Берклі, де було створено RISC-V; також місце походження Rocket Chip та BOOM.

Неприбуткова організація, яка володіє та затверджує специфікації RISC-V.

офіційні репозиторії специфікацій, моделі Sail та пов’язаних інструментів.

Галузевий проєкт, що фінансує підтримку RISC-V у компіляторах, середовищах виконання, дистрибутивах та ядрах.

некомерційна організація, що підтримує відкриті мікросхеми через заходи, новин та хостингу проектів.

розробник мови опису апаратного забезпечення Bluespec та ядер Piccolo, Flute і Toooba.

проект Linux Foundation, що розробляє апаратне забезпечення з відкритим кодом та інструменти проектування, зокрема Rocket Chip.

не-некомерційна організація з Кембриджа, що підтримує ядро Ibex та кремнієвий корінь довіри OpenTitan.

некомерційна організація, що підтримує сімейство ядер RISC-V з відкритим кодом CORE-V, зокрема CVA6.

платформа Цюрихського федерального технологічного інституту (ETH Zurich) та Болонського університету для ядер та SoC з наднизьким енергоспоживанням з відкритим кодом.

компанія, заснована творцями архітектури RISC-V, яка випускає IP-ядра процесорів, SDK та інструментарій.

мова опису апаратного забезпечення на основі Scala та розробник ядер VexRiscv і NaxRiscv.

розробники набору інструментів синтезу Yosys, nextpnr та riscv-formal.

календар самітів, зустрічей та вебінарів від RISC-V International.

щорічна європейська конференція RISC-V.

щорічна китайська конференція RISC-V.

форум з цифрового проектування з відкритим кодом, що охоплює теми RISC-V, ПЛІС та EDA.

Офіційні технічні форуми RISC-V International для обговорення архітектури командних наборів (ISA) та екосистеми.

Список розсилки спільноти для користувачів мови проектування апаратного забезпечення Chisel.

офіційний список розсилки з питань розробки апаратного забезпечення RISC-V.

Офіційний список розсилки для обговорення розробки специфікації архітектури RISC-V.

список розсилки для викладачів, які використовують RISC-V у курсах та навчальних програмах.

субреддит, присвячений новинам, проєктам та обговоренням у спільноті RISC-V.

група в Telegram для спілкування спільноти RISC-V у режимі реального часу.