VexRiscv
Екосистема RISC-VVexRiscv — це 32-бітне ядро, написане на SpinalHDL. Плагіни визначають, які стадії конвеєра, кеші та розширення включає збірка. Його створив Charles Papon, і LiteX використовує його як процесор за замовчуванням для FPGA-систем на кристалі.
Огляд
VexRiscv — це 32-бітне ядро RISC-V, написане на SpinalHDL, мові опису апаратного забезпечення, побудованій на Scala. Ядро — це частина чипа, яка виконує інструкції. VexRiscv орієнтований на FPGA, чипи, які можна переналаштовувати так, щоб вони поводилися як інша схема, і уникає блоків, прив'язаних до одного виробника, тому той самий дизайн працює на FPGA різних постачальників.
Дизайн збирається з плагінів. Плагін додає одну функцію, наприклад кеш, помножувач, блок плаваючої коми або блок керування пам'яттю, а конвеєр може мати від двох до більш ніж п'яти ступенів. Найменша збірка використовує близько 500 таблиць пошуку FPGA, а повна збірка з блоком керування пам'яттю запускає Linux.
Історія
Charles Papon, творець SpinalHDL, розпочав роботу над VexRiscv у 2017 році. Пізніше Papon створив NaxRiscv — ядро з позачерговим виконанням, побудоване з використанням того самого підходу на основі плагінів.
Де використовується
LiteX, широко використовуваний фреймворк для побудови систем FPGA на кристалі, використовує VexRiscv як процесор за замовчуванням. Проєкт Linux on LiteX VexRiscv завантажує Linux на недорогих платах FPGA, а ядро також підтримує Zephyr і FreeRTOS — дві операційні системи для вбудованих пристроїв.