VexRiscv
RISC-V इकोसिस्टमVexRiscv एक 32-बिट कोर है जो SpinalHDL में लिखा गया है। प्लगइन तय करते हैं कि किसी बिल्ड में कौन से पाइपलाइन चरण, कैश और एक्सटेंशन शामिल होंगे। Charles Papon ने इसे बनाया, और LiteX इसे FPGA सिस्टम्स ऑन चिप के लिए अपने डिफ़ॉल्ट CPU के रूप में उपयोग करता है।
अवलोकन
VexRiscv एक 32-बिट RISC-V कोर है जो SpinalHDL में लिखा गया है, जो Scala पर आधारित एक हार्डवेयर विवरण भाषा है। कोर किसी चिप का वह भाग होता है जो निर्देशों को निष्पादित करता है। VexRiscv FPGA को लक्षित करता है, ऐसी चिप्स जिन्हें किसी भिन्न सर्किट की तरह व्यवहार करने के लिए पुनः कॉन्फ़िगर किया जा सकता है, और यह किसी एक निर्माता से जुड़े ब्लॉकों से बचता है, इसलिए वही डिज़ाइन विभिन्न विक्रेताओं के FPGA पर चलता है।
यह डिज़ाइन प्लगइन्स से जोड़ा जाता है। एक प्लगइन एक विशेषता जोड़ता है, जैसे कैश, गुणक, फ़्लोटिंग-पॉइंट यूनिट या मेमोरी प्रबंधन यूनिट, और पाइपलाइन में दो से लेकर पाँच से अधिक चरण तक हो सकते हैं। सबसे छोटे बिल्ड में लगभग 500 FPGA लुकअप टेबल का उपयोग होता है, और मेमोरी प्रबंधन यूनिट वाला पूर्ण बिल्ड Linux चलाता है।
इतिहास
SpinalHDL के निर्माता Charles Papon ने 2017 में VexRiscv शुरू किया। Papon ने बाद में NaxRiscv बनाया, जो उसी प्लगइन दृष्टिकोण से बना एक out-of-order कोर है।
इसका उपयोग कहाँ होता है
LiteX, जो FPGA सिस्टम्स ऑन चिप बनाने के लिए व्यापक रूप से उपयोग किया जाने वाला फ्रेमवर्क है, VexRiscv को अपने डिफ़ॉल्ट CPU के रूप में उपयोग करता है। Linux on LiteX VexRiscv प्रोजेक्ट कम लागत वाले FPGA बोर्ड्स पर Linux बूट करता है, और यह कोर Zephyr और FreeRTOS भी चलाता है, जो एम्बेडेड डिवाइसेस के लिए दो ऑपरेटिंग सिस्टम हैं।