VexRiscv
RISC-V生态系统VexRiscv 是用 SpinalHDL 编写的 32 位核心。插件决定构建中包含哪些流水线阶段、缓存和扩展。Charles Papon 创建了它，LiteX 将其用作 FPGA 片上系统的默认 CPU。
概述
VexRiscv 是一个 32 位 RISC-V 核心，使用 SpinalHDL 编写，这是一种构建在 Scala 之上的硬件描述语言。核心是芯片中执行指令的部分。VexRiscv 面向 FPGA，即可以重新配置以像不同电路一样工作的芯片，并且它避免与单一制造商绑定的模块，因此同一设计可在不同厂商的 FPGA 上运行。
该设计由插件组装而成。插件添加一项功能，例如缓存、乘法器、浮点单元或内存管理单元，流水线可以有 2 级到 5 级以上。最小的构建使用约 500 个 FPGA 查找表，而带有内存管理单元的完整构建可运行 Linux。
历史
SpinalHDL 的创建者 Charles Papon 于 2017 年启动了 VexRiscv。Papon 后来创建了 NaxRiscv，这是一个采用相同插件方式构建的乱序核心。
使用位置
LiteX 是一个广泛用于构建 FPGA 片上系统的框架，它使用 VexRiscv 作为其默认 CPU。Linux on LiteX VexRiscv 项目在低成本 FPGA 板上启动 Linux，该核心还运行 Zephyr 和 FreeRTOS 这两个面向嵌入式设备的操作系统。