VexRiscv
منظومة RISC-VVexRiscv هو نواة 32 بت مكتوبة بـ SpinalHDL. تحدد الإضافات مراحل خط الأنابيب والذاكرات المؤقتة والملحقات التي يتضمنها البناء. أنشأه Charles Papon، ويستخدمه LiteX كمعالج افتراضي لأنظمة FPGA على الشريحة.
نظرة عامة
VexRiscv هو نواة RISC-V بعرض 32 بت مكتوبة بلغة SpinalHDL، وهي لغة وصف عتاد مبنية على Scala. النواة هي الجزء من الشريحة الذي ينفذ التعليمات. يستهدف VexRiscv مصفوفات FPGA، وهي شرائح يمكن إعادة تهيئتها لتعمل كدارة مختلفة، ويتجنب الكتل المرتبطة بمصنّع واحد، لذا يعمل التصميم نفسه على مصفوفات FPGA من بائعين مختلفين.
يُجمَّع التصميم من إضافات. تضيف الإضافة ميزة واحدة، مثل ذاكرة مخبأة أو مضاعف أو وحدة فاصلة عائمة أو وحدة إدارة ذاكرة، ويمكن أن يضم خط الأنابيب من مرحلتين إلى أكثر من خمس مراحل. يستخدم أصغر بناء نحو 500 جدول بحث FPGA، بينما يشغّل البناء الكامل المزوّد بوحدة إدارة ذاكرة نظام Linux.
السجل
بدأ Charles Papon، مبتكر SpinalHDL، مشروع VexRiscv في عام 2017. أنشأ Papon لاحقًا NaxRiscv، وهو نواة خارج الترتيب مبنية بنفس نهج الإضافة.
أين يُستخدم
يستخدم LiteX، وهو إطار عمل واسع الانتشار لبناء أنظمة FPGA على شريحة، VexRiscv كمعالج افتراضي له. يقوم مشروع Linux on LiteX VexRiscv بإقلاع Linux على لوحات FPGA منخفضة التكلفة، كما تشغّل هذه النواة Zephyr وFreeRTOS، وهما نظاما تشغيل للأجهزة المدمجة.