VexRiscv
Ecosistema RISC-VVexRiscv è un core a 32 bit scritto in SpinalHDL. I plugin decidono quali stadi della pipeline, cache ed estensioni include una build. Charles Papon lo ha creato, e LiteX lo usa come CPU predefinita per i sistemi su chip FPGA.
Panoramica
VexRiscv è un core RISC-V a 32 bit scritto in SpinalHDL, un linguaggio di descrizione hardware costruito su Scala. Un core è la parte di un chip che esegue le istruzioni. VexRiscv è pensato per le FPGA, chip che possono essere riconfigurati per comportarsi come un circuito diverso, ed evita blocchi legati a un singolo produttore, così lo stesso design funziona su FPGA di fornitori diversi.
Il design è assemblato a partire da plugin. Un plugin aggiunge una funzionalità, come una cache, un moltiplicatore, un'unità in virgola mobile o un'unità di gestione della memoria, e la pipeline può avere da due a più di cinque stadi. La build più piccola utilizza circa 500 lookup table FPGA, e una build completa con un'unità di gestione della memoria esegue Linux.
Cronologia
Charles Papon, il creatore di SpinalHDL, ha avviato VexRiscv nel 2017. Papon in seguito ha creato NaxRiscv, un core out-of-order costruito con lo stesso approccio a plugin.
Dove viene utilizzato
LiteX, un framework ampiamente utilizzato per costruire sistemi FPGA su chip, utilizza VexRiscv come CPU predefinita. Il progetto Linux on LiteX VexRiscv avvia Linux su schede FPGA a basso costo, e il core esegue anche Zephyr e FreeRTOS, due sistemi operativi per dispositivi embedded.