VexRiscv
Ecosistema RISC-VVexRiscv es un núcleo de 32 bits escrito en SpinalHDL. Los plugins deciden qué etapas de pipeline, cachés y extensiones incluye una compilación. Charles Papon lo creó, y LiteX lo usa como su CPU predeterminada para sistemas en chip FPGA.
Descripción general
VexRiscv es un núcleo RISC-V de 32 bits escrito en SpinalHDL, un lenguaje de descripción de hardware construido sobre Scala. Un núcleo es la parte de un chip que ejecuta instrucciones. VexRiscv está orientado a FPGAs, chips que pueden reconfigurarse para comportarse como un circuito diferente, y evita bloques ligados a un único fabricante, de modo que el mismo diseño se ejecuta en FPGAs de distintos proveedores.
El diseño se ensambla a partir de plugins. Un plugin añade una característica, como una caché, un multiplicador, una unidad de coma flotante o una unidad de gestión de memoria, y la segmentación puede tener desde dos hasta más de cinco etapas. La compilación más pequeña usa alrededor de 500 tablas de búsqueda de FPGA, y una compilación completa con una unidad de gestión de memoria ejecuta Linux.
Historial
Charles Papon, el creador de SpinalHDL, comenzó VexRiscv en 2017. Papon creó más tarde NaxRiscv, un núcleo fuera de orden construido con el mismo enfoque de plugins.
Dónde se usa
LiteX, un framework ampliamente utilizado para construir sistemas FPGA en chip, usa VexRiscv como su CPU predeterminada. El proyecto Linux on LiteX VexRiscv arranca Linux en placas FPGA de bajo coste, y el núcleo también ejecuta Zephyr y FreeRTOS, dos sistemas operativos para dispositivos embebidos.