Список инструментов RISC-V

официальный указатель утвержденных спецификаций архитектуры RISC-V, профилей и платформ от RISC-V International.

Источник спецификаций ISA для привилегированных и непривилегированных режимов.

Директивы ассемблера, псевдоинструкции и синтаксис релокации.

Конвенция вызова, использование регистров и формат ELF, применяемые компиляторами RISC-V.

бесплатный курс Linux Foundation на платформе edX, посвящённый практическому проектированию микроархитектуры процессора с использованием инструментов с открытым исходным кодом (TL-Verilog / Makerchip).

от MIT.

Подготовлено Университетом Окленда.

бесплатный курс Linux Foundation на edX; охватывает архитектуру RISC-V, спецификации и экосистему; идеальная отправная точка для студентов.

от Калифорнийского университета в Ирвине.

уроки по ассемблеру RISC-V для начинающих с интерактивными иллюстрациями, переведённые на несколько языков и запускаемые в симуляторе Lux.

интерактивный буткемп на основе Jupyter Notebook для изучения проектирования аппаратного обеспечения с помощью Chisel.

репозиторий мастер-класса, в котором описан практический процесс создания процессора RISC-V TL-Verilog за пять дней.

страница вики с продвинутыми примерами проектирования аппаратного обеспечения на Chisel с использованием ядер Sodor RISC-V.

Вики-страница с шаблонами и решениями для Chisel, предоставленными сообществом.

вики-страница сообщества, описывающая структурированный курс обучения проектированию аппаратного обеспечения с помощью Chisel.

аннотированные заметки по исходному коду генератора Rocket Chip.

учебник с открытым исходным кодом по проектированию аппаратного обеспечения с использованием Chisel, доступен в формате PDF.

Бесплатный учебник с открытым исходным кодом (с версиями в формате PDF), охватывающий ассемблер RV32I с самого начала; активно поддерживается Джоном Уинаном.

справочник по командам RV32IM с форматами кодирования, примерами и развертками псевдокоманд.

формальная спецификация архитектуры RISC-V.

краткий справочник по языку проектирования аппаратного обеспечения Chisel.

официальная документация по среде проектирования SoC Chipyard.

официальная вики-страница и введение в визуальный симулятор Ripes RISC-V.

обзорная статья, посвящённая важнейшим событиям 2019 года в области микросхем RISC-V с открытым исходным кодом.

слайды с конференции ELCE 2018, посвящённые внедрению встраиваемого Linux на платформах RISC-V.

Вводный учебный ресурс по процессору Shakti RISC-V от ИИТ Мадрас.

Доступный обзор базовой архитектуры RISC-V и её стандартных расширений.

страница вики Debian, посвящённая состоянию порта RISC-V и инструкциям по сборке.

Учебник по написанию и визуализации ассемблера RV32I с использованием симулятора Ripes.

страница, посвящённая языку спецификации Sail ISA, используемому для формального описания RISC-V.

страница, посвящённая работам Калифорнийского университета в Беркли, связанным с RISC-V.

поддерживаемый сообществом сборник заметок, ссылок и учебных ресурсов по RISC-V.

Прямая трансляция с пошаговым разбором программы «Hello World», запущенной на аппаратном обеспечении RISC-V.

плейлист на YouTube, посвящённый проектированию собственного 32-разрядного процессора RISC с нуля.

от компании Western Digital Corporation.

записи с семинара по RISC-V, прошедшего в Цюрихе, посвященного разработке ISA и новостям экосистемы.

Статья, в которой приводятся аргументы в пользу интерфейсов аппаратных ускорителей, управляемых ОС.

Статья IEEE о специализированной аппаратной поддержке сборки мусора в средах управляемого выполнения.

Статья IEEE о компактном ускорении CNN для встроенного зрительного распознавания.

статья IEEE об интегрированном управлении питанием для векторных процессоров RISC-V.

статья IEEE об энергоэффективных векторных ядрах RISC-V со встроенными преобразователями постоянного тока в постоянный.

технический документ Microsoft Research о специализированном аппаратном ускорении CNN.

скрипты сборки GCC, binutils и библиотеки C для целевых платформ RISC-V с «голым железом» и под Linux.

онлайн-компилятор, демонстрирующий ассемблерный код RISC-V, генерируемый GCC и Clang из C, C++, Rust и других языков.

Основанный на браузере ассемблер и симулятор RV32IM с уроками и справочником по инструкциям.

официальный симулятор архитектуры RISC-V, используемый в качестве эталонной модели.

симулятор и редактор RV32IM, работающий в браузере, используется в курсе CS61C Калифорнийского университета в Беркли.

Браузерный симулятор и отладчик RV32 с представлением памяти и регистров.

ведущий эмулятор и виртуализатор с открытым исходным кодом; поддерживает эмуляцию как системного, так и пользовательского режимов RV32 и RV64.

самый быстрый симулятор Verilog/SystemVerilog.

фреймворк для гибкой разработки систем на кристалле на базе Chisel.

Портативный инструмент для размещения и трассировки на FPGA.

одноядерная микроконтроллерная система на базе 32-разрядных ядер RISC-V.

платформа SoC lowRISC, построенная на ядре Rocket RISC-V.

архитектура микроконтроллеров последних чипов серии PULP.

браузерный инструмент для исследования пространства проектирования архитектуры RISC-V, разработанный Бостонским университетом.

гибкое внутреннее представление для RTL.

набор инструментов компилятора RISC-V GNU.

движок выполнения для Chisel/Firrtl.

Сборка рабочего стола Fedora Gnome на RISC-V.

библиотека визуализации производительности инструментов FPGA.

язык проектирования аппаратного обеспечения, облегчающий создание сложных схем и повторное использование проектов на языке Scala.

официальный сайт языка проектирования аппаратного обеспечения Chisel и среды компиляции FIRRTL.

формальная спецификация архитектуры RISC-V, написанная на языке Sail и принятая в качестве официальной эталонной модели.

набор архитектурных тестов, проверяющий соответствие реализации спецификации RISC-V.

генератор случайных инструкций на языках SystemVerilog и UVM для верификации процессоров RISC-V.

Фреймворк формальной верификации с открытым исходным кодом для процессоров RISC-V.

генератор случайных нагрузочных тестов для процессоров RISC-V.

среда формальной верификации для процессоров RISC-V.

утилиты для тестирования схем, написанных на языке Chisel.

генератор инструкций с открытым исходным кодом на основе SV/UVM для верификации процессоров RISC-V.

Модульные тесты для процессоров RISC-V.

библиотека Universal Verification Methodology (UVM) для EDA-процессов с открытым исходным кодом.

спекулятивные атаки BOOM.

автоматическое тестирование по методу «чёрного ящика».

Состояние порта Fedora, образы и руководства по установке для плат RISC-V.

официальные образы Ubuntu для плат RISC-V и QEMU.

Состояние порта FreeBSD и инструкции для аппаратного обеспечения и эмуляторов RISC-V.

платы RISC-V, поддерживаемые операционной системой реального времени Zephyr.

высокопроизводительный процессор RISC-V с внеочередным выполнением команд с открытым исходным кодом, разработанный в Институте вычислительной техники Китайской академии наук.

генератор SoC на базе RISC-V с возможностью настройки параметров, разработанный в Калифорнийском университете в Беркли.

32-разрядная реализация RISC-V, оптимизированная для FPGA и написанная на языке SpinalHDL.

экспериментальная реализация RISC-V на языке Verilog, умещающаяся в небольшой ПЛИС.

Настраиваемый и расширяемый 32-разрядный процессор с мягким ядром класса MCU и SoC, написанный на языке VHDL.

процессор RISC-V с внеочередным выполнением команд от Беркли.

32-разрядная система на кристалле RISC-V для ПЛИС iCE40 HX8K, iCE40 UP5K и ECP5.

Шаблон для создания SoC на базе RISC-V с использованием инструментов с открытым исходным кодом.

Простой пример SoC с использованием PicoRV32.

полноценная SoC, построенная на базе семейства процессоров Shakti RISC-V от IIT Madras.

реализация PicoSoC PicoRV32 в виде ASIC.

Реализация SoC на базе RISC-V, предназначенная для ПЛИС Xilinx.

ускоритель на основе динамически выделяемой нейронной сети (DANA).

микросхема PULP, 330 МГц, 22 нм, 3000 × 3000 мкм.

микросхема PULP, 500 МГц, 65 нм, 1252 × 1252 мкм.

микросхема PULP, 200 МГц, 65 нм, 2626 × 2626 мкм.

микросхема PULP, 500 МГц, 65 нм, 1252 × 1252 мкм.

микросхема PULP, 15 МГц, 180 нм, 7201 × 8160 мкм.

микросхема PULP, 400 МГц, 65 нм, 2626 × 2626 мкм.

Проекты аппаратного обеспечения, документация по SDK, инструменты для прошивки и системные образы для плат Allwinner D1, на китайском языке.

плата микроконтроллера RISC-V от SiFive, совместимая с Arduino; доступная отправная точка для программирования встроенных систем «с нуля».

четырехъядерный 64-разрядный одноплатный компьютер на базе RISC-V, работающий под управлением Debian, Ubuntu и Fedora.

одноплатный компьютер BeagleBoard на базе четырехъядерного процессора T-Head C910.

недорогая плата на базе RISC-V с чипом Bouffalo BL808.

Документация по платам и модулям RISC-V Lichee и Maix от Sipeed.

Чрезвычайно недорогая ($5–$9) ультракомпактная встраиваемая плата на базе Linux, построенная на двухъядерном SoC RISC-V + ARM; отлично подходит для изучения IoT.

плата на базе RP2350, которая может загружаться на два ядра Hazard3 RISC-V вместо ядер Arm.

Микроконтроллер Espressif на базе RISC-V с поддержкой Wi-Fi и Bluetooth Low Energy.

32-разрядный микроконтроллер RISC-V от WCH, продающийся по цене в несколько центов за штуку.

Статья об истории бразильского производства микросхем, заводе CEITEC и бразильских процессорах RISC-V с указанием источников.

бразильский 32-разрядный микроконтроллер RISC-V с Bluetooth Low Energy для IoT, также называемый u32BR, разработанный UFCG, UFPR, UFSM, UnB и UFMG при федеральном финансировании.

отчёт UFMG о первых изготовленных чипах BlueMacaw, на португальском языке.

Доклад Фернандо Перейры из Лаборатории компиляторов УФМГ о наборе средств разработки программного обеспечения u32BR, на португальском языке.

компактный процессор RISC-V с открытым исходным кодом для многопроцессорных систем на кристалле, разработанный бразильскими исследователями.

бразильская национальная программа, направленная на подготовку разработчиков микросхем посредством стажировок в области микроэлектроники.

объявление Института Эльдорадо о совместном проекте по RISC-V для высокопроизводительных вычислений.

статья RISC-V International о сообществе RISC-V в Бразилии.

Статья RISC-V International о первом чилийском тейп-ауте RISC-V — ядре RV32I, разработанном Техническим университетом имени Федерико Санта-Марии и изготовленном по открытому технологическому процессу SKY130.

Исследовательская группа из Промышленного университета Сантандера, стоящая за mRISCV — 32-битным микроконтроллером на базе RISC-V, разработанным как первая колумбийская система на кристалле.

статья eeNews Europe о команде Onchip и финансировании проекта mRISCV.

Научно-исследовательский институт, разрабатывающий высокопроизводительный процессор с открытым исходным кодом XiangShan.

Лаборатория ISCAS, обеспечивающая поддержку RISC-V для компиляторов, эмуляторов и дистрибутивов Linux.

среда разработки и менеджер пакетов для аппаратного обеспечения RISC-V от ISCAS.

ядра RISC-V с открытым исходным кодом C906 и C910ISC-V с открытым исходным кодом от Alibaba T-Head.

проект ЕС по разработке европейских процессоров, включая ускорители RISC-V для высокопроизводительных вычислений.

Проект ЕС, создающий европейскую экосистему IP-ядер процессоров RISC-V и инструментов проектирования.

чешская компания, предлагающая настраиваемые IP-ядра процессоров RISC-V и инструменты проектирования.

компания из Барселоны, разрабатывающая ядра RISC-V с векторными блоками для задач искусственного интеллекта.

семейство процессоров RISC-V с открытым исходным кодом от ИИТ Мадрас.

семейство процессоров RISC-V, разработанных C-DAC для индийской промышленности.

японская ассоциация RISC-V с новостями и событиями на японском языке.

тайваньская компания, предоставляющая лицензии на ядра процессоров RISC-V.

группа Калифорнийского университета в Беркли, где был создан RISC-V; также является разработчиком Rocket Chip и BOOM.

Некоммерческая организация, владеющая спецификациями RISC-V и утверждающая их.

официальные репозитории спецификаций, модели Sail и сопутствующих инструментов.

Отраслевой проект, финансирующий поддержку RISC-V в компиляторах, средах выполнения, дистрибутивах и ядрах.

некоммерческая организация, поддерживающая открытые микросхемы посредством мероприятий, новостей и хостинга проектов.

Разработчик языка описания аппаратного обеспечения Bluespec и ядер Piccolo, Flute и Toooba.

проект Linux Foundation, занимающийся разработкой аппаратного обеспечения с открытым исходным кодом и инструментов проектирования, включая Rocket Chip.

не-коммерческая организация в Кембридже, занимающаяся поддержкой ядра Ibex и кристаллического корня доверия OpenTitan.

некоммерческая организация, поддерживающая семейство ядер RISC-V с открытым исходным кодом CORE-V, включая CVA6.

платформа Цюрихского федерального технологического института (ETH Zurich) и Болонского университета для ядер и SoC с ультранизким энергопотреблением с открытым исходным кодом.

компания, основанная создателями архитектуры RISC-V, выпускающая IP-ядра процессоров, SDK и инструментарий.

язык описания аппаратного обеспечения на основе Scala, а также проект, в рамках которого разрабатываются ядра VexRiscv и NaxRiscv.

разработчики набора инструментов синтеза Yosys, nextpnr и riscv-formal.

календарь саммитов, встреч и вебинаров RISC-V International.

Ежегодная европейская конференция по RISC-V.

Ежегодная китайская конференция по RISC-V.

форум по цифровому проектированию с открытым исходным кодом, посвящённый темам RISC-V, ПЛИС и EDA.

Официальные технические форумы RISC-V International для обсуждения архитектурных командных наборов (ISA) и экосистемы.

Список рассылки сообщества пользователей языка аппаратного проектирования Chisel.

официальный список рассылки по разработке аппаратного обеспечения RISC-V.

Официальный список рассылки для обсуждения разработки спецификации архитектуры RISC-V.

список рассылки для преподавателей, использующих RISC-V в курсах и учебных программах.

субреддит, посвящённый новостям, проектам и обсуждениям сообщества RISC-V.

Группа в Telegram для общения в сообществе RISC-V в режиме реального времени.