Liste der RISC-V-Tools

Offizielles Verzeichnis der ratifizierten RISC-V-ISA-, Profil- und Plattformspezifikationen von RISC-V International.

Quelle der Spezifikationen für die nicht privilegierte und die privilegierte ISA.

Assembler-Direktiven, Pseudo-Befehle und Relokationssyntax.

Aufrufkonvention, Registerverwendung und ELF-Format, das von RISC-V-Compilern verwendet wird.

Kostenloser Kurs der Linux Foundation auf edX zum praktischen Entwurf von CPU-Mikroarchitekturen unter Verwendung von Open-Source-Tools (TL-Verilog / Makerchip).

Vom MIT.

Von der Oakland University.

Kostenloser Kurs der Linux Foundation auf edX; behandelt die RISC-V-ISA, Spezifikationen und das Ökosystem; idealer Einstieg für Studierende.

Von der UC Irvine.

RISC-V-Assembler-Lektionen für Anfänger mit interaktiven Abbildungen, in mehrere Sprachen übersetzt und im Lux-Simulator ausführbar.

Interaktives, auf Jupyter-Notebooks basierendes Bootcamp zum Erlernen des Chisel-Hardware-Designs.

Workshop-Repository, das den praktischen Aufbau eines RISC-V-TL-Verilog-CPU in fünf Tagen dokumentiert.

Wiki-Seite mit fortgeschrittenen Beispielen für Chisel-Hardware-Design unter Verwendung der Sodor-RISC-V-Kerne.

Von der Community beigesteuerte Chisel-Muster und -Lösungen im Wiki.

Community-Wiki, das einen strukturierten Lernpfad für das Chisel-Hardware-Design dokumentiert.

Kommentierte Leseanmerkungen zum Quellcode des Rocket-Chip-Generators.

Open-Source-Lehrbuch zum Hardware-Design mit Chisel, mit kostenlosem PDF-Download.

Kostenloses Open-Source-Lehrbuch (mit PDF-Veröffentlichungen) zur RV32I-Assembler-Programmierung von den Grundlagen an; wird aktiv von John Winans gepflegt.

RV32IM-Befehlsreferenz mit Kodierungsformaten, Beispielen und Pseudo-Befehlsauswertungen.

Formale ISA-Spezifikation für RISC-V-Spezifikation der formalen ISA.

Schnellreferenz-Spickzettel für die Hardware-Entwurfs-Sprache Chisel.

Offizielle Dokumentation zum Chipyard-SoC-Design-Framework.

Offizielles Wiki und Einführung in den visuellen RISC-V-Simulator „Ripes“.

Jahresrückblick mit den wichtigsten Meilensteinen im Bereich RISC-V-Open-Source-Silicon im Jahr 2019.

ELCE-2018-Folien zur Implementierung von Embedded Linux auf RISC-V-Plattformen.

Einführende Lernressource zum Shakti-RISC-V-Prozessor des IIT Madras.

Leicht verständlicher Überblick über die RISC-V-Basis-ISA und ihre Standarderweiterungen.

Debian-Wiki-Seite zum Portierungsstatus von RISC-V und zu Build-Anleitungen.

Tutorial zum Schreiben und Visualisieren von RV32I-Assemblercode mit dem Ripes-Simulator.

Seite zur ISA-Spezifikationssprache „Sail“, die zur formalen Beschreibung von RISC-V verwendet wird.

Seite zu RISC-V-bezogenen Arbeiten der UC Berkeley.

Von der Community gepflegte Sammlung von Notizen, Links und Lernressourcen zu RISC-V.

Live-Stream-Anleitung zu einem „Hello World“-Programm, das auf RISC-V-Hardware läuft.

YouTube-Playlist zum Entwurf einer eigenen 32-Bit-RISC-CPU von Grund auf.

Von Western Digital Corporation.

Aufzeichnungen des in Zürich abgehaltenen RISC-V-Workshops zu den Themen ISA-Entwicklung und Neuigkeiten aus dem Ökosystem.

Fachbeitrag, der sich für vom Betriebssystem verwaltete Schnittstellen für Hardware-Beschleuniger ausspricht.

IEEE-Beitrag über maßgeschneiderte Hardware-Unterstützung für die Garbage Collection in Managed-Runtime-Umgebungen.

IEEE-Beitrag zur kompakten CNN-Beschleunigung für Embedded-Vision-Anwendungen.

IEEE-Artikel über integriertes Energiemanagement für RISC-V-Vektorprozessoren.

IEEE-Artikel über energieeffiziente RISC-V-Vektorkerne mit integrierten DC-DC-Wandlern.

Whitepaper von Microsoft Research zur dedizierten Hardwarebeschleunigung für CNNs.

Build-Skripte für GCC, binutils und die C-Bibliothek für Bare-Metal- und Linux-RISC-V-Ziele.

Online-Compiler, der den RISC-V-Assembler-Code anzeigt, den GCC und Clang aus C, C++, Rust und anderen Sprachen generieren.

Browserbasierter RV32IM-Assembler und -Simulator mit Lektionen und einer Befehlsreferenz.

Offizieller RISC-V-ISA-Simulator, der als Golden-Reference-Modell dient.

Im Browser laufender RV32IM-Simulator und -Editor, der im CS61C-Kurs der UC Berkeley eingesetzt wird.

Browserbasierter RV32-Simulator und Debugger mit Speicher- und Registeransichten.

Der führende Open-Source-Maschinenemulator und Virtualisierer; unterstützt sowohl die RV32- als auch die RV64-Emulation im System- und Benutzermodus.

Schnellster Verilog/SystemVerilog-Simulator.

Framework für die agile Entwicklung von Chisel-basierten System-on-Chip-Lösungen.

Portables FPGA-Platzierungs- und Routing-Tool.

Single-Core-Mikrocontrollersystem auf Basis von 32-Bit-RISC-V-Kernen.

lowRISC-SoC-Plattform auf Basis des Rocket-RISC-V-Kerns.

Mikrocontroller-Architektur der neueren PULP-Chips.

Browserbasiertes Tool zur Erkundung des RISC-V-Architektur-Designraums von der Boston University.

Flexible interne Darstellung für RTL.

RISC-V-GNU-Compiler-Toolchain.

Chisel/Firrtl-Ausführungsengine.

Fedora-GNOME-Desktop auf RISC-V erstellen.

Bibliothek zur Visualisierung der Leistung von FPGA-Tools.

Hardware-Entwurfs-Sprache, die die Erstellung komplexer Schaltungen und die Wiederverwendung von Entwürfen in Scala erleichtert.

Offizielle Website für die Chisel-HDL und das FIRRTL-Compiler-Framework.

Formale Spezifikation der RISC-V-ISA, geschrieben in Sail, die als offizielles Golden-Modell übernommen wurde.

Architektur-Testsuite, die überprüft, ob eine Implementierung der RISC-V-Spezifikation entspricht.

SystemVerilog- und UVM-Zufallsbefehlsgenerator zur Verifikation von RISC-V-Prozessoren.

Open-Source-Framework zur formalen Verifikation von RISC-V-Prozessoren.

Zufallsgenerator für Torture-Tests für RISC-V-Prozessoren.

Framework zur formalen Verifikation für RISC-V-Prozessoren.

Test-Tools für in Chisel geschriebene Schaltungen.

SV/UVM-basierter Open-Source-Befehlsgenerator für die Verifikation von RISC-V-Prozessoren.

Unit-Tests für RISC-V-Prozessoren.

Bibliothek zur Universal Verification Methodology (UVM) für Open-Source-EDA-Workflows.

Spekulative BOOM-Angriffe.

Automatische Black-Box-Tests.

Status der Fedora-Portierung, Images und Installationsanleitungen für RISC-V-Boards.

Offizielle Ubuntu-Images für RISC-V-Boards und QEMU.

Status der FreeBSD-Portierung und Anleitungen für RISC-V-Hardware und -Emulatoren.

RISC-V-Boards, die vom Echtzeitbetriebssystem Zephyr unterstützt werden.

Open-Source-Hochleistungsprozessor mit Out-of-Order-Ausführung auf RISC-V-Basis, entwickelt am Institut für Computertechnologie der Chinesischen Akademie der Wissenschaften.

Parametrisierbarer RISC-V-SoC-Generator der UC Berkeley.

FPGA-freundliche 32-Bit-RISC-V-Implementierung, geschrieben in SpinalHDL.

Experimentelle RISC-V-Implementierung in Verilog, die in ein kleines FPGA passt.

Anpassbare, erweiterbare 32-Bit-Softcore-CPU und SoC der MCU-Klasse, geschrieben in VHDL.

Preisgekrönter, ultrakompakter, bitserieller RISC-V-Kern.

32-Bit-RISC-V-System-on-Chip für iCE40 HX8K-, iCE40 UP5K- und ECP5-FPGAs.

Vorlage zum Erstellen von RISC-V-basierten SoCs mit Open-Source-Tools.

Einfaches SoC-Beispiel unter Verwendung von PicoRV32.

Komplettes SoC, das auf der Shakti-RISC-V-Prozessorfamilie des IIT Madras basiert.

ASIC-Implementierung des PicoSoC PicoRV32.

RISC-V-SoC-Implementierung für Xilinx-FPGAs.

DANA-Beschleuniger (Dynamically Allocated Neural Network).

PULP-Chip, 330 MHz, 22 nm, 3000 × 3000 µm.

PULP-Chip, 500 MHz, 65 nm, 1252 × 1252 µm.

PULP-Chip, 200 MHz, 65 nm, 2626 × 2626 µm.

PULP-Chip, 500 MHz, 65 nm, 1252 × 1252 µm.

PULP-Chip, 15 MHz, 180 nm, 7201 × 8160 µm.

PULP-Chip, 400 MHz, 65 nm, 2626 × 2626 µm.

Hardware-Designs, SDK-Dokumentation, Flash-Tools und System-Images für Allwinner-D1-Boards, auf Chinesisch.

Das Arduino-kompatible RISC-V-Mikrocontroller-Board von SiFive; ein leicht zugänglicher Einstieg in die Bare-Metal-Embedded-Programmierung.

Quad-Core-64-Bit-RISC-V-Einplatinencomputer, auf dem Debian, Ubuntu und Fedora laufen.

BeagleBoard-Einplatinencomputer auf Basis des Quad-Core-Chips T-Head C910.

Kostengünstiges RISC-V-Board auf Basis des Bouffalo BL808-Chips.

Dokumentation zu den RISC-V-Boards und -Modulen „Lichee“ und „Maix“ von Sipeed.

Extrem kostengünstiges ($5–$9) und ultrakompaktes Embedded-Linux-Board auf Basis eines RISC-V + ARM-Dual-Core-SoC; ideal zum Erlernen von IoT.

Board auf Basis des RP2350, das anstelle seiner ARM-Kerne auch mit zwei Hazard3-RISC-V-Kernen booten kann.

RISC-V-Mikrocontroller von Espressif mit WLAN und Bluetooth Low Energy.

32-Bit-RISC-V-Mikrocontroller von WCH, der für wenige Cent pro Chip verkauft wird.

Ein Überblick über die Geschichte der brasilianischen Chipfertigung, das CEITEC-Werk und brasilianische RISC-V-Prozessoren, mit Quellenangaben.

Brasilianischer 32-Bit-RISC-V-Mikrocontroller mit Bluetooth Low Energy für das IoT, auch u32BR genannt, entwickelt von UFCG, UFPR, UFSM, UnB und UFMG mit Bundesmitteln.

Bericht der UFMG über die ersten hergestellten BlueMacaw-Chips, auf Portugiesisch.

Vortrag von Fernando Pereira vom UFMG Compilers Lab über das u32BR-Software-Entwicklungskit, auf Portugiesisch.

Kompakter Open-Source-RISC-V-Prozessor für Multiprozessor-System-on-Chip-Lösungen, entwickelt von brasilianischen Forschern.

Brasilianisches nationales Programm zur Ausbildung von Chip-Designern durch Praktika im Bereich Mikroelektronik.

Ankündigung des Instituto Eldorado zu einem gemeinsamen Projekt rund um RISC-V für Hochleistungsrechner.

Artikel von RISC-V International über die RISC-V-Community in Brasilien.

Artikel von RISC-V International über den ersten chilenischen RISC-V-Tapeout, einen RV32I-Kern der Universidad Técnica Federico Santa María, der mit dem offenen SKY130-Prozess hergestellt wurde.

Forschungsgruppe an der Universidad Industrial de Santander, die hinter mRISCV steht, einem 32-Bit-RISC-V-Mikrocontroller, der als erstes kolumbianisches System-on-Chip konzipiert wurde.

Artikel von eeNews Europe über das Onchip-Team und die Finanzierung von mRISCV.

Forschungsinstitut, das den hochleistungsfähigen Open-Source-Prozessor „XiangShan“ entwickelt.

ISCAS-Labor, das RISC-V-Unterstützung für Compiler, Emulatoren und Linux-Distributionen bereitstellt.

Entwicklungsumgebung und Paketmanager für RISC-V-Hardware von ISCAS.

Open-Source-RISC-V-Kerne C906 und C910ISC-V-Kerne von Alibaba T-Head.

EU-Projekt zur Entwicklung europäischer Prozessoren, darunter RISC-V-Beschleuniger für Hochleistungsrechner.

EU-Projekt zum Aufbau eines europäischen Ökosystems aus RISC-V-Prozessor-IP und Design-Tools.

Familie von Open-Source-RISC-V-Prozessoren des IIT Madras.

Eine Familie von RISC-V-Prozessoren, die vom C-DAC für die indische Industrie entwickelt wurde.

Japanischer RISC-V-Verband mit Nachrichten und Veranstaltungen auf Japanisch.

Taiwanesisches Unternehmen, das RISC-V-Prozessorkerne lizenziert.

Gruppe an der UC Berkeley, in der RISC-V entwickelt wurde; außerdem Heimat von Rocket Chip und BOOM.

Gemeinnützige Organisation, die die RISC-V-Spezifikationen besitzt und ratifiziert.

Offizielle Repositories für die Spezifikationen, das Sail-Modell und zugehörige Tools.

Industrieprojekt zur Finanzierung der RISC-V-Unterstützung in Compilern, Laufzeiten, Distributionen und Kerneln.

Gemeinnützige Organisation, die Open-Source-Silizium durch Veranstaltungen, Nachrichten und Projekt-Hosting.

Entwickler der Hardwarebeschreibungssprache Bluespec sowie der Kerne Piccolo, Flute und Toooba.

Projekt der Linux Foundation zur Entwicklung von Open-Source-Hardware und Design-Tools, darunter Rocket Chip.

Gemeinnützige- gemeinnützige Organisation in Cambridge, die den Ibex-Kern und die OpenTitan-Silicon-Root-of-Trust pflegt.

Gemeinnützige Organisation, die die CORE-V-Familie von Open-Source-RISC-V-Kernen, darunter CVA6, pflegt.

Eine Plattform der ETH Zürich und der Universität Bologna für Open-Source-Kerne und SoCs mit extrem geringem Stromverbrauch.

Ein von den Entwicklern der RISC-V-ISA gegründetes Unternehmen, das Prozessor-IP, SDKs und Werkzeuge veröffentlicht.

Scala-basierte Hardwarebeschreibungssprache und Heimat der VexRiscv- und NaxRiscv-Kerne.

Betreuer der Yosys-Synthese-Suite, von nextpnr und riscv-formal.

Kalender von RISC-V International mit Summits, Meetups und Webinaren.

Jährliche europäische RISC-V-Konferenz.

Jährliche chinesische RISC-V-Konferenz.

Open-Source-Forum für digitale Elektronik, das Themen rund um RISC-V, FPGAs und EDA behandelt.

Offizielle technische Foren von RISC-V International für Diskussionen über ISA und das Ökosystem.

Community-Mailingliste für Nutzer der Hardware-Designsprache Chisel.

Offizielle Mailingliste zur RISC-V-Hardwareentwicklung.

Offizielle Mailingliste für Diskussionen zur Entwicklung der RISC-V-ISA-Spezifikation.

Mailingliste für Lehrkräfte, die RISC-V in Kursen und akademischen Programmen einsetzen.

Subreddit für RISC-V-Nachrichten, Projekte und Community-Diskussionen.

Telegram-Gruppe für den Echtzeit-Chat der RISC-V-Community.