Ibex

RISC-V生态系统

Ibex 是一个小型 32 位核心，具有两级流水线，用 SystemVerilog 编写，由 lowRISC 维护。它最初是 ETH Zurich 的 PULP 项目中的 zero-riscy，OpenTitan 将其用作主处理器。

概述

Ibex 是一个用 SystemVerilog（一种用于描述硬件的语言）编写的小型 32 位 RISC-V 核心。核心是芯片中执行指令的部分。Ibex 专为嵌入式控制而设计，即管理大型系统内部设备的小型处理器所做的工作。

Ibex 支持基础整数指令集或其精简的嵌入式版本，以及用于乘法、压缩指令和位操作的 M、C 和 B 扩展。其配置范围从最小的 RV32EC 构建到带有单周期乘法器和内存保护的更快的构建。lowRISC 为其发布每夜测试报告，并且 Ibex 已经历了多次流片，这意味着它已在真实芯片中制造。

Ibex最初是zero-riscy，这是PULP平台的一个核心，PULP平台是苏黎世联邦理工学院和博洛尼亚大学开发低功耗处理器的研究项目。zero-riscy于2017年作为RI5CY核心的较小版本被提出。随后该设计被贡献给英国剑桥的非营利组织lowRISC，该组织将其更名为Ibex并继续开发。

OpenTitan 是一个用于检查计算机启动软件的安全芯片的开源设计，它使用 Ibex 作为其处理器。Ibex 也出现在研究芯片以及需要具有强大验证记录的小型核心的设计中。