srl

srl

Assembleur RISC-V Référence

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Format d'encodage

R
31–25funct7
24–20rs2
19–15rs1
14–12funct3
11–7rd
6–0opcode
I
31–20imm[11:0]
19–15rs1
14–12funct3
11–7rd
6–0opcode
S
31–25imm[11:5]
24–20rs2
19–15rs1
14–12funct3
11–7imm[4:0]
6–0opcode
B
31–25imm[12,10:5]
24–20rs2
19–15rs1
14–12funct3
11–7imm[4:1,11]
6–0opcode
U
31–12imm[31:12]
11–7rd
6–0opcode
J
31–12imm[20,10:1,11,19:12]
11–7rd
6–0opcode

Description

srl décale les bits vers la droite, l'inverse de ce que fait sll. Les lettres signifient shift right logical (décalage logique à droite). Cette forme prend les bits de rs1, les décale vers la droite du nombre indiqué dans rs2 et stocke le résultat dans rd.

srl rd, rs1, rs2

Tout bit poussé au-delà de l'extrémité droite est perdu, et des 0 remplissent les emplacements libérés à gauche.

Ce remplissage par des zéros explique le mot logical. Un décalage à droite divise une valeur par deux, donc un décalage de 1 divise par 2 et un décalage de 3 divise par 8. Le reste est abandonné, ce qui correspond à la division entière. srl divise rapidement un nombre non signé par une puissance de deux.

Il existe deux instructions de décalage à droite, et la différence réside dans ce qui est placé dans les bits de poids fort libérés. srl y place des 0. Son homologue sra y copie le bit de signe, ce qui préserve le signe des nombres négatifs. Choisissez srl pour un motif de bits brut ou une valeur qui ne peut pas être négative. Sur une valeur signée susceptible d'être négative, srl produit un grand nombre positif, et sra est l'instruction correcte dans ce cas.

Selon le manuel RISC-V, le nombre de décalages occupe les 5 bits de poids faible du registre rs2. Ces 5 bits couvrent de 0 à 31 positions, donc les bits restants de rs2 sont ignorés. Le manuel appelle srl un décalage logique à droite, qui insère des zéros en tête.

Lorsque le nombre de décalages est une constante, utilisez la forme immédiate srli.

Exemple

li t0, -8
li t1, 1
srl t2, t0, t1   # t2 = 2147483644 (zero-filled)

Références

  1. [1]RISC-V International. The RISC-V Instruction Set Manual, Volume I: Unprivileged Architecture. Version 20260120. Section 2.4.2, Integer Register-Register Instructions, page 29.
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