csrsi

زائف

تجميع RISC-V مرجع

يغطي lyszt.net csrsi وتعليمات RISC-V الأخرى بمزيد من التفصيل.

الوصف

csrsi يضبط البتات في سجل التحكم من ثابت. سجل التحكم والحالة، أو CSR، يحتفظ بحالة المعالج مثل عنوان معالج الفخاخ ومفاتيح المقاطعة (انظر csrrw). الثابت uimm هو رقم من 0 إلى 31 لأنه مخزّن في 5 بتات. الصيغة أدناه تضبط كل بت في CSR يساوي 1 في uimm وتترك البتات الأخرى دون تغيير.

csrsi csr, uimm

إنها تعليمة زائفة، اسم مقروء يعيد المُجمِّع كتابته إلى تعليمة حقيقية. تصبح التعليمة أدناه، حيث rd هو zero لذا يتم تجاهل القيمة القديمة.

csrrsi zero, csr, uimm

السطر أدناه يشغّل تمكين المقاطعة العام. الرقم 8 هو 1000 بالنظام الثنائي، لذا يضبط البت 3 من mstatus.

csrsi mstatus, 8

يمكن ضبط البتات 0 إلى 4 فقط بهذه الطريقة، لذا يحتاج البت 11 من mie إلى csrs مع سجل. انظر csrci لمسح البتات.

يوسّع إلى

csrrsi zero, csr, uimm

يستبدل المُجمِّع هذه التعليمة الزائفة بالتعليمة الحقيقية أو التعليمات المذكورة أعلاه.

مثال

csrsi mstatus, 8   # sets bit 3 of mstatus

المصادر

[1]RISC-V International. The RISC-V Instruction Set Manual, Volume I: Unprivileged Architecture. Version 20260120. Section 6.1, CSR Instructions, pages 47 to 49.

فتح في Litessera Lux، مُجمِّع RISC-V اشترِ لي قهوة